Detectar y solucionar errores
R2026bSimulink® Design Verifier™ utiliza métodos formales para identificar errores de diseño difíciles de encontrar en modelos sin necesidad de realizar pruebas o ejecuciones de simulación extensivas. Los errores de diseño detectados incluyen errores en tiempo de ejecución, como desbordamiento de enteros, división por cero e infracciones de las aserciones de diseño y errores lógicos que indican condiciones operativas que no pueden producirse. Simulink Design Verifier se utiliza para resaltar bloques en un modelo que contienen errores de diseño y bloques que han demostrado no tenerlos. Por cada bloque con error, se calculan los límites de rangos de señal y se genera un vector de prueba que reproduce el error en una simulación.
Conceptos básicos de la detección de errores de diseño
- What Is Design Error Detection?
- Analyze Models for Design Errors
- Analyze Models for Standards Compliance and Design Errors
- Derived Ranges in Design Error Detection
- Run Simulink Design Verifier Checks Using Model Advisor
- Check for Specified Minimum and Maximum Value Violations
- Perform Functional Testing and Analyze Test Coverage
Categorías
- Detectar y solucionar errores en tiempo de ejecución
Detecte errores de diseño, genere contraejemplos
- Detectar y solucionar errores lógicos
Identifique errores lógicos en el modelo utilizando detección de lógica inalcanzable
Ejemplos destacados
Detect Integer Overflow Errors
Detect integer overflow errors in a model by using design error detection analysis. Simulink® Design Verifier™ identifies the model constructs that may result in integer overflows and then either proves that the integer overflow cannot occur during simulation or generates test cases that demonstrates the integer overflow error.
Detect Out of Bound Array Access Example Model
Detect out of bound array access errors in a model.
Analyze Results for Dead Logic Analysis
Determine potential causes for dead logic in the analysis.
