MATLAB para el diseño y la verificación de producción de FPGA, ASIC y SoC

Perfeccione algoritmos con arquitectura de hardware y genere código y modelos de verificación con MATLAB y Simulink

Los participantes en proyectos de FPGA, ASIC o SoC pueden colaborar en la toma de decisiones iniciales clave con un alto nivel de abstracción, y luego generar código y modelos para iniciar la implementación.

Con MATLAB y Simulink, puede:

  • Modelar y simular una variedad de opciones de arquitectura
  • Perfeccionar algoritmos para la implementación con un enforque top-down
  • Converger en la cuantificación en punto fijo
  • Generar RTL y código C integrado con calidad de producción
  • Generar modelos de verificación para uso en entornos de simulación digital o analógica
  • Cumplir con los flujos de trabajo de certificación de seguridad funcional

“Simulink contribuye a la comunicación entre los arquitectos de sistemas y los diseñadores de hardware. Es un lenguaje compartido que nos permite intercambiar conocimientos, ideas y diseños. Con Simulink y HDL Coder, podemos centrarnos más en desarrollar algoritmos y perfeccionar el diseño a través de la simulación que en comprobar las reglas de codificación y la sintaxis VHDL.”

Marcel van Bakel, Philips Healthcare

Arquitectura de SoC y diseño top-down

Los desarrolladores de algoritmos pueden colaborar con ingenieros de verificacion, arquitectos de sistemas e ingenieros de señales mixtas/analógicas y digitales para explorar las opciones de arquitectura con un alto nivel de abstracción. De esta manera, el equipo de trabajo puede experimentar con estrategias de partición y luego perfeccionar gradualmente las particiones con detalles de implementación tales como la microarquitectura de hardware y la cuantificación en punto fijo. Existen más de 300 bloques que admiten la generación de SystemVerilog, Verilog y VHDL, y que abarcan operaciones matemáticas, subsistemas y bloques IP de hardware probados en producción.

Durante este proceso top-down, puede integrar continuamente más modelos detallados para simulación en el contexto del sistema y eliminar problemas operativos y de rendimiento en fases iniciales del proceso. Con este proceso, puede crear y gestionar conjuntos de casos de prueba en el nivel de sistema y medir la cobertura del modelo, de manera que pueda confiar en que su implementación será correcta.

Arquitectura de SoC y diseño top-down

Explore los tradeoffs de la implementación en alto nivel, verificando cada paso de ajuste respecto de la última versión correcta conocida.

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Generación de un modelo de verificación

Genere componentes de DPI o UVM de SystemVerilog para acelerar la creación de entornos de verificación.

Generación de un modelo de verificación

También puede exportar componentes de verificación directamente desde MATLAB y Simulink, en lugar de escribir un banco de pruebas de Verilog o un banco de pruebas de VHDL mediante ASIC Testbench for HDL Verifier. De esta forma, se asegura de capturar con precisión el comportamiento de alto nivel de los estímulos y modelos de referencia para la simulación RTL. Si el diseño de alto nivel cambia, puede volver a generar los modelos.

Estos componentes de verificación utilizan la interfaz Direct Programming Interface (DPI) de SystemVerilog, de manera que puede utilizarlos en cualquier simulador compatible con SystemVerilog. También puede generar un componente de Universal Verification Methodology (UVM) de Simulink si su entorno de verificación RTL utiliza UVM.

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Generación de código de producción

Los procesos de diseño existentes suelen introducir errores en los procesos manuales de redacción de documentos de especificación y codificación basada en ese documento. Una vez que haya realizado la verificación en el nivel de sistema con MATLAB y Simulink, puede generar código HDL y C para diseños de ASIC y FPGA directamente a partir de los modelos de implementación verificados.

El código HDL generado es legible, independiente de la plataforma de destino y se puede trazar hasta su modelo fuente. Puede controlar diversos estilos de codificación y opciones de estructura, así como optimizaciones de velocidad, como la inserción de tareas en cadena, y optimizaciones de área, como el intercambio de recursos. Si bien las herramientas de síntesis de AMD® e Intel® pueden ejecutarse automáticamente desde el menú de generación de código, también puede generar scripts para que ejecuten cualquier herramienta de síntesis FPGA o ASIC.

Generación de código de producción

Código HDL legible, incluidos los comentarios del modelo, con trazabilidad en el nivel de línea entre el código y el modelo.

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Seguridad funcional

Comprobación de conformidad con los estándares de modelado DO-254 de un subsistema de hardware.

Seguridad funcional

Si su proyecto debe cumplir con un estándar de seguridad funcional, puede utilizar los flujos de trabajo para el desarrollo de FPGA, ASIC y SoC que se incluyen en los kits de DO-254, ISO 26262 y IEC 61508. Estos flujos de trabajo incluyen la ejecución de Model Advisor con comprobaciones integradas para garantizar que su modelo cumpla con los requisitos del estándar correspondiente.

Los códigos C y HDL generados son legibles y se pueden trazar hasta el modelo y los requisitos para facilitar la revisión del código. Puede utilizar diversas técnicas, como las pruebas consecutivas con cosimulación o FPGA-in-the-loop para lograr el cumplimiento de los requisitos de verificación.

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Verificación de algoritmos en FPGA y ASIC

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