Introducción a SimulinkDesign Verifier
Simulink® Design Verifier™ utiliza métodos formales para identificar errores de diseño ocultos en modelos. Detecta bloques en el modelo que dan como resultado un desbordamiento de enteros, lógica fallida, infracciones de acceso a arreglos y división por cero. Puede verificar formalmente que el diseño cumple con los requisitos funcionales. Por cada error de diseño o infracción de requisitos, se genera un caso de prueba de simulación para depuración.
Simulink Design Verifier genera casos de prueba para satisfacer los objetivos personalizados y de cobertura de modelos para ampliar los casos de prueba existentes basados en requisitos. Estos casos de prueba hacen que el modelo cumpla con los objetivos de cobertura de condición, decisión, condición/decisión modificada (MCDC) y personalizados. Además de los objetivos de cobertura, puede especificar objetivos personalizados de pruebas para generar automáticamente casos de prueba basados en requisitos.
El soporte para estándares de la industria está disponible a través de IEC Certification Kit (for IEC 61508 and ISO 26262) y DO Qualification Kit (for DO-178).
Tutoriales
- Utilizar Simulink Design Verifier para una verificación sistemática de modelos
Conceptos básicos del análisis de Simulink Design Verifier.
- PASO 1: Preparar modelo para análisis de generación de pruebas
- PASO 2: Configurar ajustes del modelo y ejecutar análisis
- PASO 3: Revisar resultados de análisis de generación de pruebas
Generar casos de prueba para un modelo
Prepare el modelo, configure los ajustes del modelo y revise los resultados del análisis de generación de pruebas.
Detectar errores de diseño en un modelo
Configure los ajustes del modelo, detecte errores de diseño y revise resultados.
Ejemplos destacados
Analyze Results for Dead Logic Analysis
Demonstrates how to isolate potential causes of dead logic using the sldvexCommonCausesOfDeadLogic model. Dead logic detection finds unreachable objectives in the model that cause the model element to remain inactive.
Find and Debug Property Violation Using Simulink Design Verifier
Use Simulink Design Verifier to find and debug property violation in model.
Use Specification Models for Requirements-Based Testing
Follow a systematic approach to verify your design model against requirements.
Vídeos
¿Qué es Simulink Design Verifier?
Introducción a Simulink Design Verifier.
Cómo utilizar Simulink Design Verifier para detectar automáticamente errores de diseño en los modelos de Simulink
Utilice Simulink Design Verifier para encontrar errores en un diseño y depurar los errores detectados con las funcionalidades de visualización de Simulink Design Verifier.
Flujo de trabajo DO-178C para generación automática de vectores de prueba
Utilice Simulink Design Verifier para generar automáticamente vectores de prueba para analizar la deficiencia de cobertura de modelo recopilada por Simulink Coverage para cumplir con el estándar DO-178C y sus suplementos.
Cómo depurar un contraejemplo de demostración de propiedades
La demostración de propiedades con Simulink Design Verifier™ es una técnica de análisis estático que utiliza métodos formales para demostrar si una propiedad determinada será siempre válida. Esta técnica puede ayudar a verificar formalmente que los requisitos específicos implementados en el diseño siempre se cumplirán.
Flujo de trabajo de prueba basado en requisitos
Explica cómo crear una prueba con una secuencia de prueba, definir una evaluación formal, enlazar casos de prueba a requisitos, ejecutar conjuntos de pruebas y analizar la deficiencia de cobertura de pruebas de modelo.
