Thibault Gadeyne

Con actividad desde 2015

Followers: 0 Following: 0

Estadística

Feeds

Pregunta

ROM block generated by HDL Coder not inferred by Vivado Synthesis tool
I want to map a LUT in RAM blocks of my FPGA. I followed this example guidelines: http://fr.mathworks.com/help/hdlcoder/examples...

más de 9 años hace | 1 respuesta | 0

1

respuesta

Respondida
HDL Coder: Clock-rate pipelining example
Hello Girish, I basically want to realize transfer functions or controllers running at limited speeds and I would be interest...

más de 9 años hace | 0

Pregunta

HDL Coder: Clock-rate pipelining example
I would like to evaluate clock-rate pipelining functionality of HDL Coder. Is there any example available ? Thanks in advance...

más de 9 años hace | 3 respuestas | 0

3

respuestas

Pregunta

HDL Coder: Pipelined multipliers in logic
I want to implement a 8x8 bits multiplier via Simulink with LUTs (without DSP blocks). To optimize speed I wanted to introduce p...

más de 9 años hace | 1 respuesta | 0

1

respuesta