Detect Change

Detectar cambios en el valor de una señal

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Bibliotecas:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

Descripción

El bloque Detect Change determina si el valor de una señal de entrada no es igual a su valor anterior. La condición inicial determina el valor inicial de la entrada anterior U/z.

Este bloque solo admite tiempos de muestreo discretos.

Ejemplos

Detectar cambios en el valor de una señal

En este ejemplo se muestra cómo detectar un cambio en los valores de una señal mediante el bloque Detect Change. Cuando la entrada del bloque Pulse Generator permanece intacta, el bloque Detect Change produce cero (falso) como salida, lo que indica que no ha habido cambios en los valores de la señal. Cuando el valor del bloque Pulse Generator cambia, el bloque Detect Change produce uno (verdadero) como salida, lo que indica que el valor de la señal actual no es igual al valor anterior.

Puertos

Entrada

Port_1 — Señal de entrada

valor de la señal

Señal de entrada, especificada como un escalar, un vector o una matriz.

Tipos de datos: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | built-in integer | floating point

Salida

Port_1 — Señal de salida

0 | 1

Señal de salida, verdadera (igual a 1) cuando la señal de entrada no es igual al valor anterior; falsa (igual a 0) cuando el la señal de entrada es igual al valor anterior.

Tipos de datos: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

Parámetros

Initial condition — Condición inicial para la entrada anterior

0 (predeterminado) | escalar | vector

Establezca la condición inicial para la entrada anterior U/z.

Uso programático

Parámetro de bloque: vinit

Tipo: vector de caracteres

Valores: escalar | vector

Predeterminado:'0'

Input processing — Especificar procesamiento basado en muestras o en tramas

Elements as channels (sample based) (predeterminado) | Columns as channels (frame based)

Especifique si el bloque realiza un procesamiento basado en muestras o en tramas:

• Columns as channels (frame based): trata cada columna de la entrada como un canal independiente (procesamiento basado en tramas).

  Nota

  El procesamiento basado en tramas requiere una licencia de DSP System Toolbox™.

  Para obtener más información, consulte Sample- and Frame-Based Concepts (DSP System Toolbox).

• Elements as channels (sample based): trata cada elemento de la entrada como canal independiente (procesamiento basado en muestras).

Utilice Input processing (Procesamiento de salida) para especificar si el bloque realiza un procesamiento basado en muestras o en tramas. Para obtener más información sobre estos dos modos de procesamiento, consulte Sample- and Frame-Based Concepts (DSP System Toolbox).

Uso programático

Parámetro de bloque: InputProcessing

Tipo: vector de caracteres

Valores: 'Columns as channels (frame based)' | 'Elements as channels (sample based)'

Predeterminado: 'Elements as channels (sample based)'

Output data type — Tipo de datos de salida

boolean (predeterminado) | uint8

Establezca el tipo de datos de salida en boolean o uint8.

Uso programático

Parámetro de bloque: OutDataTypeStr

Tipo: vector de caracteres

Valores: 'boolean' | 'uint8'

Predeterminado: 'boolean'

Características del bloque

Tipos de datos	Boolean | double | enumerated | fixed point | integer | single
Paso directo	sí
Señales multidimensionales	sí
Señales de tamaño variable	sí
Detección de cruce por cero	no

Capacidades ampliadas

Generación de código C/C++

Genere código C y C++ mediante Simulink® Coder™.

El código generado se basa en las funciones memcpy o memset (string.h) bajo ciertas condiciones.

Generación de código HDL

Genere código VHDL, Verilog y SystemVerilog para diseños FPGA y ASIC mediante HDL Coder™.

HDL Coder™ proporciona opciones de configuración adicionales que afectan a la implementación de HDL y la lógica sintetizada.

Arquitectura de HDL

Este bloque tiene una arquitectura de HDL predeterminada.

Propiedades del bloque HDL

ConstrainedOutputPipeline	Número de registros para colocar en las salidas moviendo los retrasos existentes dentro de su diseño. La canalización distribuida no redistribuye estos registros. El valor predeterminado es 0. Para obtener más información, consulte ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Número de fases de canalización de entrada que desea insertar en el código generado. La canalización distribuida y la canalización de salida restringida pueden mover estos registros. El valor predeterminado es 0. Para obtener más información, consulte InputPipeline (HDL Coder).
OutputPipeline	Número de fases de canalización de salida para insertar en el código generado. La canalización distribuida y la canalización de salida restringida pueden mover estos registros. El valor predeterminado es 0. Para obtener más información, consulte OutputPipeline (HDL Coder).

Generación de código PLC
Genere código de texto estructurado mediante Simulink® PLC Coder™.

Conversión de punto fijo
Diseñe y simule sistemas en punto fijo mediante Fixed-Point Designer™.

Historial de versiones

Introducido antes de R2006a

Consulte también

Detect Decrease | Detect Fall Negative | Detect Fall Nonpositive | Detect Increase | Detect Rise Nonnegative | Detect Rise Positive