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Especificar y verificar requisitos de diseño

Verifique el diseño en base a los requisitos, ajuste contraejemplos utilizando supuestos de entrada

Los requisitos de seguridad definen comportamientos no deseados en un modelo. Simulink® Design Verifier™ utiliza demostración de propiedades para comprobar que las propiedades asociadas a los requisitos del modelo se mantienen con todos los valores de entrada posibles o proporciona contraejemplos que generan infracciones. Puede utilizar Simulink Design Verifier para modelar requisitos de diseño como propiedades y, luego, Prove Properties in a Model.

Bloques

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Proof AssumptionConstrain signal values when proving model properties
Proof ObjectiveDefine objectives that signals must satisfy when proving model properties
AssertionCheck whether signal is zero
DetectorDetect true duration on input and construct output true duration based on output type
ExtenderExtend true duration of input
ImpliesSpecify condition that produces a certain response
Within ImpliesVerify response occurs within desired duration
Verification SubsystemSpecify proof or test objectives without impacting simulation results or generated code

Funciones

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sldv.assumeProof assumption function for Stateflow charts and MATLAB Function blocks
sldv.proveProof objective function for Stateflow charts and MATLAB Function blocks
sldvextractExtract subsystem or subchart contents into new model for analysis
sldvoptionsCreate design verification options object
sldvrunAnalyze model
sldvreportGenerate Simulink Design Verifier report

Temas

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Modelado de requisitos para verificación y validación

Verificación mediante demostración de propiedades

Ejemplos destacados