Verificación y depuración de código HDL con MATLAB y Simulink

Día 1 de 2

Flujos de trabajo de verificación y depuración para diseño de FPGA y ASIC

Objetivo: Obtenga una visión general de los flujos de trabajo de verificación y depuración utilizando las herramientas de MathWorks.

• Revisar la importancia de usar un banco de pruebas sólido.
• Explorar flujos de trabajo para verificar código HDL generado y manual.
• Aprender sobre las opciones de depuración de hardware y prototipado.
• Instalar los complementos y paquetes de soporte de hardware necesarios.

Generación de bancos de pruebas

Objetivo: Introducir técnicas avanzadas para una verificación exhaustiva de HDL utilizando diseño basado en modelos, simulación, cobertura de código y generación automatizada de bancos de pruebas.

• Desarrollar estímulos de prueba basados en el plan de pruebas y aprovechar la cobertura de modelo para garantizar la exhaustividad.
• Realizar verificación de código HDL generado con un simulador de HDL y un banco de pruebas generado.
• Utilizar la cobertura de código para identificar las partes del código no probadas y mejorar la integridad de las pruebas.
• Verificar el código HDL generado en Simulink mediante cosimulación.
• Generar automáticamente un banco de pruebas de DPI de SystemVerilog a partir del modelo de Simulink completo y ejecutarlo para su verificación.

Cosimulación

Objetivo: Verifique y analice el código HDL integrando MATLAB y Simulink en flujos de trabajo de cosimulación. Esto permite la simulación combinada de modelos de HDL y Simulink.

• Verificar el código HDL existente utilizando MATLAB y Simulink mediante cosimulación.
• Integrar modelos de cosimulación en entornos de prueba basados en simulación con Simulink Test.
• Llamar a funciones de MATLAB directamente desde un simulador de HDL.
• Simular código HDL junto con bloques de Simulink utilizando bloques de cosimulación.

Día 2 de 2

FPGA-in-the-loop

Objetivo: Prepare las herramientas necesarias para verificar diseños en una placa FPGA. Utilice FPGA-in-the-loop para validar los diseños implementados, ya sean procedentes de código HDL generado o manual.

• Identificar casos prácticos apropiados para usar simulación de FPGA-in-the-loop (FIL).
• Configurar entornos de hardware y software para FIL.
• Utilizar HDL Workflow Advisor para realizar verificación de FIL de código HDL generado automáticamente.
• Crear un bloque FIL utilizando FIL Wizard y usarlo en MATLAB o Simulink.
• Acelerar el tiempo de simulación de FIL con procesamiento de tramas de datos
• Comparar el diseño que se ejecuta en la placa con un "modelo de referencia de alto nivel".

FPGA Data Capture

Objetivo: Capture datos en tiempo real de un diseño de FPGA en ejecución para ver y depurar señales internas. Importe los datos capturados a MATLAB o Simulink para depurarlos y analizarlos de forma exhaustiva.

• Integrar las prestaciones de captura de datos en IP de HDL y desplegarlas en hardware de FPGA.
• Capturar y analizar datos en tiempo real a partir de placas FPGA mediante la app FPGA Data Capture.
• Configurar las condiciones de activación y captura para optimizar la adquisición de datos.
• Automatizar el flujo de trabajo de captura de datos en FPGA con MATLAB.
• Generar y configurar núcleos IP de FPGA Data Capture para diseños de HDL existentes.
• Utilizar el bloque FPGA Data Reader en Simulink para recopilar y visualizar datos de las FPGA.

Acceso a registros AXI en FPGA con MATLAB y Simulink

Objetivo: Acceda a las ubicaciones de memoria integradas en chip en una FPGA desde MATLAB o Simulink utilizando AXI Manager para realizar operaciones de lectura y escritura.

• Acceder a las ubicaciones de memoria integradas en chip de la FPGA desde MATLAB o Simulink utilizando AXI Manager para leer y escribir datos.
• Distinguir entre los roles y aplicaciones de AXI Manager y AXI Subordinate
• Crear y desplegar un núcleo PI de AXI Manager dentro de un diseño de FPGA.
• Utilizar el objeto AXI Manager en MATLAB para realizar operaciones de lectura y escritura en la memoria integrada en chip de la FPGA.