DSP HDL Toolbox™ ofrece bloques y subsistemas de Simulink®, previamente verificados y listos para hardware, para desarrollar aplicaciones de procesamiento de señales inalámbricas, radar, audio y sensores. Incluye plantillas de interfaz de MATLAB® y Simulink, y ejemplos de referencia.
Con esta toolbox, puede modelar, explorar y simular opciones de arquitectura de hardware para algoritmos de DSP. Los bloques IP permiten la implementación de procesamiento en serie y paralelo para poder explorar el espacio de diseño entre el uso de recursos, la potencia y el rendimiento de la tasa de transferencia de gigamuestras por segundo (GSPS).
Los algoritmos de esta toolbox permiten generar código legible y sintetizable en VHDL® y Verilog® (con HDL Coder™). También se pueden generar componentes de verificación de DPI de SystemVerilog a partir de diseños que utilicen estos algoritmos (con HDL Verifier™).
Bloques HDL de DSP
Seleccione entre una gama de bloques de librería optimizados verificados por hardware para implementar filtros y transformaciones de DSP en hardware.
Algoritmos de alta tasa de transferencia
Explore opciones de tasa de transferencia a velocidades de gigamuestras por segundo (GSPS) simplemente cambiando el paralelismo de los datos de entrada y especificando una arquitectura soportada.
Exploración de tradeoffs de diseño
Explore opciones en serie y paralelo para tradeoffs de diseño tales como potencia, tasa de transferencia y uso de recursos para diversas posibilidades de arquitectura configurables con parámetros de bloques integrados.
Aplicaciones de referencia
Modele, simule y despliegue aplicaciones de radar, inalámbricas y otro tipo de aplicaciones del mundo real que requieren procesamiento de alta velocidad en FPGA y SoC.
Prototipado de algoritmos de DSP en FPGA, ASIC y SoC
Utilice bloques comprobados mediante hardware junto con HDL Coder para acelerar el desarrollo de aplicaciones listas para realizar prototipado en cualquier plataforma FPGA.
Verificación de diseños HDL a través de cosimulación
Con HDL Verifier, verifique el lenguaje HDL generado que se ejecute en un simulador EDA soportado o en un kit de desarrollo de FPGA conectado al entorno de pruebas de MATLAB o Simulink.