HDL Verifier permite reutilizar un entorno de diseño en nivel de sistema dentro de un entorno de diseño y verificación HDL para FPGA y ASIC. Puede probar y verificar diseños RTL con respecto a modelos patrones de referencia en MATLAB y Simulink, depurar diseños con simuladores de HDL, y generar bancos de pruebas y IP de verificación.
Utilice cosimulación HDL para verificar ASIC y FPGA con bancos de pruebas que se ejecutan en MATLAB y Simulink con código RTL que se ejecuta en un simulador de HDL. Puede generar modelos de DPI-C de SystemVerilog desde MATLAB, Simulink y Simscape para realizar verificación funcional con simulación digital y de señales mixtas en simuladores de HDL. También puede generar componentes UVM (Universal Verification Methodology) desde MATLAB y Simulink para flujos de trabajo de producción o generar modelos en nivel de transacción (TLM) de SystemC TLM 2.0 a partir de modelos de Simulink para simulación de plataformas virtuales. Todas estas prestaciones son compatibles con código HDL existente y código generado por HDL Coder.
Verificación de RTL en ASIC y FPGA
Verifique el código HDL con bancos de pruebas de MATLAB y Simulink mediante cosimulación con simuladores de Cadence® Sinopsis®, Siemens® y AMD®. Exporte bancos de pruebas para entornos de verificación SystemVerilog.
Cosimulación con Simulink
Verifique código HDL utilizando modelos de Simulink como bancos de pruebas. Incorpore código HDL existente en simulaciones de sistema mediante cosimulación con simuladores de HDL Xcelium™, VCS®, Questa™ y Vivado®.
Cosimulación con MATLAB
Utilice MATLAB para generar estímulos complejos y realizar posprocesamiento en bancos de pruebas de MATLAB para simuladores de HDL. A la inversa, utilice MATLAB para crear modelos de componentes de comportamiento para realizar simulaciones con simuladores de HDL Questa, Xcelium o VCS.
Documentación (Banco de pruebas de MATLAB, Componente de MATLAB) | Ejemplos
Diseño y verificación de señales mixtas
Para evaluar cómo un diseño bajo prueba interactúa con circuitos analógicos, cree modelos de comportamiento como sustitutos de la funcionalidad analógica generando código de DPI-C de SystemVerilog a partir de modelos analógicos o de señales mixtas de Simscape, SerDes Toolbox o Mixed-Signal Blockset.
Ejemplos (SerDes Toolbox, Mixed-Signal Blockset)
Exportación de bancos de pruebas SystemVerilog
Utilice ASIC Testbench para generar componentes DPI de SystemVerilog a partir de funciones de MATLAB o subsistemas de Simulink para integrarlos en entornos de verificación funcional VCS, Xcelium, Questa y Vivado.
MATLAB: Documentación | Ejemplos
Simulink: Documentación | Ejemplos
Exportación de bancos de pruebas UVM
Utilice ASIC Testbench para generar bancos de pruebas de UVM completos para simuladores de HDL de MATLAB y Simulink. Genere bancos de pruebas completamente funcionales para el marco UVM.
Generación de modelos en nivel de transacción de SystemC TLM 2.0
Utilice ASIC Testbench para generar modelos de prototipos virtuales de SystemC con interfaces TLM 2.0 para emplearlos en simulaciones de plataformas virtuales. Genere archivos IP-XACT con información de mapeo entre Simulink y los componentes TLM generados.
Recursos del producto:
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Preguntas frecuentes sobre HDL Verifier
HDL Verifier permite probar y verificar diseños RTL con respecto a modelos patrones de referencia en MATLAB y Simulink, depurar diseños en simuladores y generar bancos de pruebas y IP de verificación para diseños de FPGA, ASIC y SoC.
HDL Verifier permite cosimular con los simuladores de HDL Xcelium, VCS, Questa y Vivado de Cadence, Synopsys, Siemens y AMD, respectivamente.
Sí, HDL Verifier es compatible con código HDL existente y con código generado por HDL Coder, lo que permite verificar diseños HDL tanto creados manualmente como generados.
Sí, HDL Verifier puede generar componentes UVM (Universal Verification Methodology) y bancos de pruebas UVM completos desde MATLAB y Simulink para su uso en entornos de verificación SystemVerilog.
ASIC Testbench es una funcionalidad que genera componentes DPI de SystemVerilog, bancos de pruebas UVM completos y modelos en nivel de transacción de SystemC TLM 2.0 a partir de funciones de MATLAB o subsistemas de Simulink para su uso en entornos de verificación funcional.
Sí, HDL Verifier puede generar código de DPI-C de SystemVerilog a partir de modelos analógicos o de señales mixtas creados con Simscape, SerDes Toolbox o Mixed-Signal Blockset para evaluar cómo interactúan los diseños con circuitos analógicos.
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