HDL Verifier™ permite probar y verificar diseños de VHDL® y Verilog® para FPGA, ASIC y SoC. Puede verificar RTL con bancos de pruebas que se ejecuten en MATLAB® o Simulink® utilizando cosimulación con Siemens® Questa™ o ModelSim™, Cadence® Xcelium® y el simulador Xilinx® Vivado®. Puede reutilizar estos bancos de pruebas con placas FPGA de desarrollo para verificar implementaciones en hardware.
HDL Verifier genera modelos de verificación de SystemVerilog para bancos de pruebas de RTL y entornos UVM completos. Estos modelos se ejecutan de manera nativa en simuladores Questa, Xcelium y Vivado, así como en Synopsys® VCS® a través de la interfaz Direct Programming Interface (DPI) de SystemVerilog.
HDL Verifier proporciona herramientas para depurar y probar implementaciones en placas Xilinx, Intel® y Microchip desde MATLAB. Puede realizar sondeos en los diseños y establecer condiciones de activación para cargar señales internas en MATLAB para su visualización y análisis.

Verificación de RTL
Verifique código HDL para ASIC o FPGA con un banco de pruebas de MATLAB y Simulink a través de cosimulación con simuladores de HDL. Genere bancos de pruebas de SystemVerilog para entornos de verificación utilizados en pruebas unitarias o pruebas en el nivel de chip.
Prototipado, verificación y pruebas de FPGA
Realice verificación basada en hardware en placas FPGA de desarrollo con pruebas de FPGA-in-the-loop. Realice el sondeo de señales internas dentro de los diseños para depurar hardware y realizar pruebas de control desde MATLAB.
Cosimulación de HDL
Verifique código HDL utilizando MATLAB y Simulink como banco de pruebas. Incorpore HDL existente en simulaciones de sistemas a través de cosimulación con simuladores de HDL tales como ModelSim y Questa de Siemens EDA, Cadence Xcelium y el simulador Xilinx Vivado.
FPGA-in-the-loop
Utilice bancos de pruebas de MATLAB y Simulink para probar implementaciones de HDL que se ejecuten en placas FPGA. Conecte un equipo host automáticamente a placas FPGA de Xilinx, Intel y Microchip a través de Ethernet, JTAG o PCI Express®.
Generación de componentes DPI de SystemVerilog
Genere componentes DPI de SystemVerilog a partir de funciones de MATLAB o subsistemas de Simulink para utilizarlos en entornos de verificación funcional tales como Synopsys VCS, Cadence Xcelium y ModelSim o Questa de Siemens EDA.
Generación de entornos UVM
Genere bancos de pruebas completos para un entorno UVM a partir de modelos de Simulink. Genere cuadros de mando, predictores y secuencias de UVM, e incorpórelos a bancos de pruebas de producción.
Captura de datos de FPGA
Capture señales de alta velocidad a partir de diseños que se ejecuten en FPGA y cárguelas automáticamente en MATLAB para su visualización y análisis. Analice las señales en todo su diseño para verificar el comportamiento esperado o investigar anomalías.
AXI Manager
Acceda a la memoria interna desde MATLAB y Simulink a través de JTAG, Ethernet o PCI Express. Pruebe algoritmos de FPGA mediante acceso de lectura o escritura a registros AXI y transfiera archivos de imágenes o señales de gran tamaño entre MATLAB y Simulink y las ubicaciones de memoria interna.
Documentación | Ejemplos (Xilinx, Intel)
Recursos del producto:

“Simulink nos permite reducir en un 50% el tiempo dedicado a crear bancos de pruebas, secuencias de pruebas y cuadros de mando de UVM manualmente, lo que nos deja más tiempo para centrarnos en la aplicación de innovaciones de vanguardia. Diseñamos ASIC para aplicaciones de automoción que utilizan un entorno UVM para la verificación de producción. Con MATLAB y Simulink, desarrollar los algoritmos para estos dispositivos se ha convertido en una tarea más simple y menos tediosa”.
Khalid Chishti, Allegro MicroSystems