HDL Verifier

Prueba y verificación de Verilog y VHDL con simuladores de HDL y placas FPGA

HDL Verifier™ permite probar y verificar diseños Verilog^® y VHDL^® para FPGA, ASIC y SoC. Puede verificar RTL con bancos de pruebas que se ejecuten en MATLAB^® o Simulink^® utilizando cosimulación con simuladores de HDL. Estos bancos de pruebas se pueden utilizar con placas de desarrollo de FPGA y SoC para verificar las implementaciones de HDL en el hardware.

HDL Verifier genera modelos de verificación para su uso en bancos de pruebas de RTL, incluidos los bancos de pruebas de la metodología de verificación universal (UVM). Estos modelos se ejecutan de manera nativa en simuladores de Siemens^®, Cadence^®, Synopsys^® y Xilinx^® a través de la interfaz Direct Programming Interface (DPI) de SystemVerilog.

HDL Verifier proporciona herramientas para depurar y probar implementaciones de FPGA en placas Xilinx, Intel^® y Microchip. Puede utilizar MATLAB para escribir y leer registros asignados a memoria para probar los diseños en hardware. Puede insertar sondas en los diseños y establecer condiciones de activación para cargar señales internas en MATLAB para su visualización y análisis.

¿Qué es HDL Verifier?

Cosimulación de HDL

Verifique código HDL utilizando MATLAB o Simulink como banco de pruebas. Incorpore HDL existente en simulaciones de sistemas a través de cosimulación con simuladores de HDL tales como ModelSim y Questa de Siemens EDA, Cadence Xcelium y el simulador Xilinx Vivado.

Documentación | Ejemplos

Generación de un entorno UVM

Genere bancos de pruebas completos de la metodología de verificación universal (UVM) a partir de modelos de Simulink. Genere secuencias, cuadros de mando y predictores de UVM e incorpórelos a bancos de pruebas de producción.

Documentación | Ejemplos

Generación de SystemVerilog

Genere componentes DPI de SystemVerilog a partir de funciones de MATLAB o subsistemas de Simulink para utilizarlos en entornos de verificación funcional tales como Synopsys VCS^®, Cadence Xcelium y ModelSim^® o Questa^® de Siemens EDA.

MATLAB: Documentación | Ejemplos

Simulink: Documentación | Ejemplos

FPGA-in-the-loop

Utilice bancos de pruebas de MATLAB o Simulink para probar implementaciones de HDL ejecutadas en placas FPGA. Conecte un equipo host automáticamente a placas FPGA de Xilinx, Intel^® y Microchip^® a través de Ethernet, JTAG o PCI Express^®.

Documentación | Ejemplos

Verificación de HDL generado desde HDL Coder con HDL Workflow Advisor.

Integración con generación de código HDL

Realice verificación automatizada de código HDL generado por HDL Coder™ desde la herramienta HDL Workflow Advisor utilizando cosimulación HDL o pruebas de FPGA-in-the-loop.

Documentación | Ejemplos

AXI Manager

Acceda a memorias internas desde MATLAB o Simulink a través de JTAG, Ethernet o PCI Express. Pruebe algoritmos de FPGA mediante acceso de lectura o escritura a registros AXI y transfiera archivos de señales o imágenes de gran tamaño entre MATLAB o Simulink y las ubicaciones de memoria interna.

Documentación | Ejemplos (Xilinx, Intel)

Captura de datos de FPGA

Capture señales de alta velocidad a partir de diseños que se ejecutan en FPGA y cárguelas automáticamente en MATLAB para su visualización y análisis. Analice las señales en todo su diseño para verificar el comportamiento esperado o investigar anomalías.

Documentación | Ejemplos

Generación de modelos en el nivel de transacción (TLM).

Generación de TLM

Genere modelos de prototipos virtuales SystemC con interfaces TLM 2.0 para su uso en simulaciones de plataformas virtuales.

Documentación | Ejemplos

Recursos del producto:

Documentación Ejemplos de código Vídeos Requisitos Notas de la versión Herramientas y hardware EDA compatibles

“Simulink nos permite reducir en un 50% el tiempo dedicado a escribir bancos de pruebas, secuencias de pruebas y cuadros de mando de UVM manualmente, lo que nos deja más tiempo para centrarnos en la aplicación de innovaciones de vanguardia. Diseñamos ASIC para aplicaciones de automoción que utilizan UVM para la verificación de producción. Con MATLAB y Simulink, desarrollar los algoritmos para estos dispositivos se ha convertido en una tarea más simple y menos tediosa”.
Khalid Chishti, director de desarrollo de ASIC, Allegro MicroSystems