HDL Verifier
Verificación de VHDL y Verilog mediante simuladores de HDL y test benches FPGA-in-the-loop
HDL Verifier™ genera automáticamente test benches para la verificación de diseños Verilog® y VHDL®. Se puede utilizar MATLAB® o Simulink® para estimular directamente el diseño y después analizar su respuesta mediante cosimulación de HDL o FPGA-in-the-loop con placas de FPGAs Xilinx®, Intel® y Microsemi®. Este enfoque elimina la necesidad de crear test benches independientes para Verilog o VHDL.
HDL Verifier también genera componentes que reutilizan los modelos de MATLAB y Simulink de forma nativa en simuladores de Cadence®, Mentor Graphics® y Synopsys®. Estos componentes se pueden utilizar como modelos de comprobación de verificación o como estímulos en entornos de test bench más complejos, tales como los que emplean la metodología de verificación universal (UVM).
Cosimulación de HDL
Verifique que la implementación de código HDL coincida con los algoritmos de MATLAB y los modelos de Simulink.
Depuración y verificación de diseños de sistemas
Use test benches de sistemas y modelos de referencia en MATLAB y Simulink para verificar que el código Verilog o VHDL se ajuste a las especificaciones del sistema. Verifique diseños mediante MATLAB o Simulink con los simuladores Cadence® Incisive® y Xcelium™, los simuladores Mentor Graphics® ModelSim® y Questa® o el simulador Xilinx® Vivado®.
Verificación de modelos de Simulink con cosimulación de HDL.
Integración de código HDL existente
Incorpore código HDL heredado o de terceros en algoritmos de MATLAB o modelos de Simulink para realizar una simulación de nivel de sistema. Use el asistente de cosimulación para importar automáticamente código Verilog o VHDL y conectar con simuladores HDL de Mentor Graphics o Cadence.
Importación de VHDL o Verilog con el asistente de cosimulación.
Medición de la cobertura del código HDL
Cree y evalúe test benches en Simulink mediante el uso de herramientas de análisis de cobertura del código y depuradores de fuente interactivos en simuladores HDL de Mentor Graphics y Cadence. Lleve a cabo pruebas interactivas o cree scripts para efectuar simulaciones en lote.
Obtención de estadísticas de cobertura de código con cosimulación.
Generación de SystemVerilog DPI
Exporte algoritmos de MATLAB o modelos de Simulink a entornos de verificación de ASICs o FPGAs, incluidos Synopsys VCS®, Cadence Incisive o Xcelium y Mentor Graphics ModelSim o Questa.
Exportación de componentes
Genere componentes SystemVerilog DPI a partir de funciones de MATLAB o subsistemas de Simulink a modo de modelos de comportamiento para su uso en entornos de verificación de funciones.
Generación de componentes SystemVerilog.
Compatibilidad con UVM
Genere componentes de verificación a partir de funciones de MATLAB o modelos de Simulink e incorpórelos en test benches a modo de paneles de resultados o elementos de secuencia mediante la metodología de verificación universal (UVM).
Entorno UVM para la verificación de funciones.
Aserciones SystemVerilog
Genere aserciones SystemVerilog nativas a partir de aserciones de su modelo de Simulink. Use las aserciones generadas para garantizar una validación sistemática del comportamiento del diseño en Simulink y su entorno de verificación de producción.
Generación de código a partir de un bloque de aserción.
Verificación basada en hardware
Depure y verifique algoritmos en placas de FPGAs conectadas a entornos de pruebas de MATLAB o Simulink.
Pruebas FPGA-in-the-Loop
Utilice test benches de sistema ejecutados en MATLAB o Simulink para probar implementaciones de HDL que se ejecutan en placas de FPGAs. Conecte su ordenador host automáticamente a placas de FPGAs Xilinx, Intel® y Microsemi® a través de Ethernet, JTAG o PCI Express®.
Verificación FPGA-in-the-loop con placas de FPGAs.
Captura de datos de FPGAs
Capture señales de alta velocidad a partir de diseños que se ejecutan en una FPGA y cárguelas automáticamente en MATLAB para su visualización y análisis. Analice las señales en todo su diseño para verificar el comportamiento esperado o investigar anomalías.
Captura de señales y carga en MATLAB para su análisis.
Acceso a memoria de lectura/escritura
Acceda a ubicaciones de la memoria interna desde MATLAB a través de JTAG, Ethernet o PCI Express mediante la inserción de un core IP de MathWorks en los diseños de FPGAs. Pruebe algoritmos de FPGA mediante el acceso de lectura o escritura a registros AXI y transfiera archivos voluminosos de señales o imágenes entre MATLAB y las ubicaciones de memoria interna.
Acceso a ubicaciones de memoria interna desde MATLAB.
Integración con HDL Coder
Automatice las tareas de verificación de HDL gracias al uso de HDL Verifier con HDL Coder.
Automatización de la cosimulación de HDL
Lleve a cabo la verificación automatizada de código Verilog o VHDL generado por HDL Coder™
directamente desde la herramienta HDL Workflow Advisor.
Generación de un modelo de cosimulación de HDL mediante HDL Workflow Advisor.
Automatización de las pruebas de FPGAs
Lleve a cabo la verificación de hardware a partir de test benches de MATLAB o Simulink mediante la generación de flujos de bits de FPGA a través de la integración con herramientas de desarrollo de Xilinx, Intel y Microsemi. Añada puntos de prueba a modelos de Simulink a fin de capturar señales y cargarlas en MATLAB para su visualización y análisis.
Generación de un modelo de FPGA-in-the-Loop mediante HDL Workflow Advisor.
Test bench de SystemVerilog DPI
Genere un test bench de SystemVerilog a partir de un modelo de Simulink durante la generación de código HDL. Verifique el código Verilog o VHDL generado mediante el test bench con simuladores de HDL tales como Synopsys VCS, Cadence Incisive o Xcelium, Mentor Graphics ModelSim o Questa y Xilinx Vivado.
Generación de componentes DPI con HDL Coder.
Generación de TLM-2.0
Genere modelos de nivel de transacción compatibles con IEEE® 1666 SystemC™ TLM 2.0 desde Simulink.
Prototipos virtuales
Genere modelos de prototipos virtuales SystemC con interfaces TLM 2.0 para su uso en simulaciones de plataformas virtuales.
Creación de ejecutables de plataforma virtual a partir de modelos de Simulink.
Compatibilidad con IP-XACT
Personalice las interfaces TLM de los componentes que genere mediante la importación de archivos XML IP-XACT™. Use un generador de TLM para generar archivos IP-XACT con información de asignación entre Simulink y los componentes TLM generados.
Generación de archivos IP-XACT a partir de modelos de Simulink.
Funcionalidades más recientes
Integración de capturas de datos de FPGAs con HDL Coder
Especifique las señales que capturar durante las pruebas de FPGAs mediante puntos de prueba en Simulink.
MATLAB como interfaz maestra AXI a través de Ethernet
Lleve a cabo operaciones de lectura y escritura en placas de FPGAs mediante el uso de MATLAB a través de Ethernet.
MATLAB como interfaz maestra AXI a través de PCI Express
Lleve a cabo operaciones de lectura y escritura de alta velocidad en placas de FPGAs mediante el uso de MATLAB a través de PCI Express.
Generación de aserciones SystemVerilog desde Simulink Test
Asigne bloques de evaluación de pruebas a aserciones en los componentes DPI generados.
Generación de una interfaz de SystemVerilog para componentes DPI
Elija entre una lista de puertos o una declaración de interfaz de SystemVerilog a la hora de generar un componente DPI de SystemVerilog.
Compatibilidad con cables FTDI de USB a JTAG
Conexión USB-JTAG de FTDI para MATLAB como interfaz maestra AXI y captura de datos de FPGAs.
SystemVerilog DPI
Genere struct de SystemVerilog a partir de tipos de datos complejos o buses no virtuales de Simulink.
SystemVerilog DPI
Genere (enum) de SystemVerilog a partir de tipos de datos enumerados de MATLAB o Simulink.
Interfaz maestra AXI de MATLAB a través de PCI Express para Xilinx
lleve a cabo operaciones de lectura y escritura de alta velocidad en el kit de evaluación KCU116 para FPGAs Kintex UltraScale+ de Xilinx mediante el uso de MATLAB a través de PCI Express.
Consulte las notas de la versión para obtener detalles sobre estas características y las funciones correspondientes.