HDL Verifier
Prueba y verificación de Verilog y VHDL con simuladores HDL y placas de FPGA
HDL Verifier™ permite probar y verificar diseños Verilog® y VHDL® para FPGA, ASIC y SoC. Puede verificar RTL con respecto a bancos de pruebas que se ejecutan en MATLAB® o Simulink® mediante la cosimulación con un simulador HDL. Estos mismos bancos de pruebas se pueden utilizar con placas de desarrollo de FPGA y SoC para verificar las implementaciones de HDL en el hardware.
HDL Verifier proporciona herramientas para depurar y probar implementaciones de FPGA en placas Xilinx® e Intel®. Puede utilizar MATLAB para escribir y leer registros asignados en memoria a fin de probar los diseños en hardware. Es posible insertar sondas en los diseños y establecer condiciones de activación para cargar señales internas en MATLAB para su visualización y análisis.
HDL Verifier genera modelos de verificación para su uso en bancos de pruebas de RTL, incluidos los bancos de pruebas de la metodología de verificación universal (UVM). Estos modelos se ejecutan de forma nativa en simuladores que soportan la interfaz de programación directa de SystemVerilog (DPI).
Comience:
Depuración y verificación de diseños de sistemas
Utilice bancos de pruebas de sistemas y modelos de referencia en MATLAB y Simulink para verificar que el código Verilog o VHDL cumpla las especificaciones funcionales. Verifique diseños mediante MATLAB o Simulink con los simuladores Cadence® Incisive® y Xcelium™ o los simuladores Mentor Graphics® ModelSim® y Questa®.
Verificación de modelos de Simulink con cosimulación de HDL.
Integración de código HDL existente
Incorpore código HDL heredado o de terceros en algoritmos de MATLAB o modelos de Simulink para realizar una simulación a nivel de sistema. Use el asistente de cosimulación para importar automáticamente código Verilog o VHDL y conectar con simuladores HDL de Mentor Graphics o Cadence.
Importación de VHDL o Verilog con el asistente de cosimulación.
Medición de la cobertura del código HDL
Evalúe y perfeccione los bancos de pruebas en Simulink mediante los resultados de las herramientas de análisis de cobertura de código y los depuradores de código fuente interactivos de los simuladores Mentor Graphics y Cadence HDL. Lleve a cabo pruebas interactivas o cree scripts para efectuar simulaciones en lote.
Obtención de estadísticas de cobertura de código con cosimulación.
Generación de componentes UVM
Genere bancos de pruebas completos de la metodología de verificación universal (UVM) a partir de modelos de Simulink. Genere componentes de verificación como secuencias UVM, paneles de resultados y diseños sometidos a pruebas (DUT) e incorpórelos en bancos de pruebas de producción.
Entorno UVM para la verificación funcional.
Generación de componentes SystemVerilog DPI
Genere componentes SystemVerilog DPI a partir de funciones de MATLAB o subsistemas de Simulink a modo de modelos de comportamiento para su uso en entornos de verificación funcional, como Synopsys VCS®, Cadence Incisive o Xcelium y Mentor Graphics ModelSim o Questa.
Generación de componentes SystemVerilog.
Aserciones SystemVerilog
Genere aserciones SystemVerilog nativas a partir de aserciones de su modelo de Simulink. Use las aserciones generadas para garantizar una validación sistemática del comportamiento del diseño en Simulink y su entorno de verificación de producción.
Generación de código a partir de un bloque de aserción.
Pruebas FPGA-in-the-loop
Utilice bancos de pruebas de sistema ejecutados en MATLAB o Simulink para probar implementaciones de HDL que se ejecutan en placas de FPGA. Conecte su ordenador host automáticamente a placas de FPGA Xilinx, Intel® y Microsemi® a través de Ethernet, JTAG o PCI Express®.
Verificación FPGA-in-the-loop con placas de FPGA.
Captura de datos de FPGA
Capture señales de alta velocidad a partir de diseños que se ejecutan en una FPGA y cárguelas automáticamente en MATLAB para su visualización y análisis. Analice las señales en todo su diseño para verificar el comportamiento esperado o investigar anomalías.
Captura de señales y carga en MATLAB para su análisis.
Acceso a memoria de lectura/escritura
Acceda a ubicaciones de la memoria interna desde MATLAB a través de JTAG, Ethernet o PCI Express mediante la inserción de un core IP de MathWorks en los diseños de FPGA. Pruebe algoritmos de FPGA mediante el acceso de lectura o escritura a registros AXI y transfiera archivos voluminosos de señales o imágenes entre MATLAB y las ubicaciones de memoria interna.
Acceso a ubicaciones de memoria interna desde MATLAB.
Automatización de la cosimulación de HDL
Realice una verificación automatizada del código Verilog o VHDL generado por HDL Coder directamente desde la herramienta HDL Workflow Advisor.
Generación de un modelo de cosimulación de HDL mediante HDL Workflow Advisor.
Automatización de las pruebas de FPGA
Lleve a cabo la verificación de hardware a partir de bancos de pruebas de MATLAB o Simulink mediante la generación de flujos de bits de FPGA a través de la integración con herramientas de desarrollo de Xilinx, Intel y Microsemi. Añada puntos de prueba a los modelos de Simulink para capturar señales y cárguelos en MATLAB para su visualización y análisis.
Generación de un modelo de FPGA-in-the-loop mediante HDL Workflow Advisor.
Banco de pruebas de SystemVerilog DPI
Genere un banco de pruebas de SystemVerilog a partir de un modelo de Simulink durante la generación de código HDL. Verifique el código Verilog o VHDL generado mediante el banco de pruebas con simuladores de HDL tales como Synopsys VCS, Cadence Incisive o Xcelium, Mentor Graphics ModelSim o Questa y Xilinx Vivado.
Generación de componentes DPI con HDL Coder.
Prototipos virtuales
Genere modelos de prototipos virtuales SystemC con interfaces TLM 2.0 para su uso en simulaciones de plataformas virtuales.
Creación de ejecutables de plataforma virtual a partir de modelos de Simulink.
Compatibilidad con IP-XACT
Personalice las interfaces TLM de los componentes que genere mediante la importación de archivos XML IP-XACT™. Use un generador de TLM para generar archivos IP-XACT con información de asignación entre Simulink y los componentes TLM generados.
Generación de archivos IP-XACT a partir de modelos de Simulink.
Soporte para la metodología de verificación universal (UVM)
Genere un controlador o monitor UVM a partir de modelos de Simulink
Cobertura funcional
Recopile la cobertura funcional para obtener un resultado correcto durante la simulación de SystemVerilog mediante el uso de declaraciones verify en modelos de banco de pruebas de Simulink
Puertos SystemVerilog
Controle el tipo de datos de los puertos SystemVerilog cuando genere componentes UVM o SystemVerilog DPI
Barra de herramientas de Simulink
Genere SystemVerilog DPI desde una pestaña contextual en la barra de herramientas de Simulink
Consulte las notas de la versión para obtener detalles sobre estas funcionalidades y las funciones correspondientes.
