HDL Verifier

Prueba y verificación de Verilog y VHDL con simuladores de HDL y placas FPGA

HDL Verifier permite probar y verificar diseños de VHDL^® y Verilog^® para FPGA, ASIC y SoC. Puede verificar RTL con bancos de pruebas que se ejecuten en MATLAB o Simulink utilizando cosimulación con Siemens^® Questa™ o ModelSim™, Cadence^® Xcelium^® y el simulador AMD^® Vivado^®. Puede reutilizar estos bancos de pruebas con placas FPGA de desarrollo para verificar implementaciones en hardware.

HDL Verifier genera modelos de verificación de SystemVerilog para bancos de pruebas de RTL y entornos UVM completos. Estos modelos se ejecutan de manera nativa en simuladores Questa, Xcelium y Vivado, así como en Synopsys^® VCS^® a través de la interfaz Direct Programming Interface (DPI) de SystemVerilog.

HDL Verifier proporciona herramientas para depurar y probar implementaciones en placas AMD, Intel^® y Microchip desde MATLAB. Puede realizar sondeos en los diseños y establecer condiciones de activación para cargar señales internas en MATLAB para su visualización y análisis.

Introducción a HDL Verifier

Verificación de RTL

Verifique código HDL para ASIC o FPGA con un banco de pruebas de MATLAB y Simulink a través de cosimulación con simuladores de HDL. Genere bancos de pruebas de SystemVerilog para entornos de verificación utilizados en pruebas unitarias o pruebas en el nivel de chip.

Mejora de la verificación de RTL mediante la conexión con MATLAB (41:03)

Documentación | Ejemplos

Prototipado, verificación y pruebas de FPGA

Realice verificación basada en hardware en placas FPGA de desarrollo con pruebas de FPGA-in-the-loop. Realice el sondeo de señales internas dentro de los diseños para depurar hardware y realizar pruebas de control desde MATLAB.

Documentación | Ejemplos

Cosimulación de HDL

Verifique código HDL utilizando MATLAB y Simulink como banco de pruebas. Incorpore HDL existente en simulaciones de sistemas a través de cosimulación con simuladores de HDL tales como ModelSim y Questa, Xcelium y el simulador Vivado.

Documentación | Ejemplos

FPGA-in-the-loop

Utilice bancos de pruebas de MATLAB y Simulink para probar implementaciones de HDL que se ejecuten en placas FPGA. Conecte un equipo host automáticamente a placas FPGA de AMD, Intel y Microchip a través de Ethernet, JTAG o PCI Express^®.

Documentación | Ejemplos

Generación de componentes DPI de SystemVerilog

Utilice ASIC Testbench para generar componentes DPI de SystemVerilog a partir de funciones de MATLAB o subsistemas de Simulink y utilizarlos en entornos de verificación funcional tales como VCS, Xcelium, y ModelSim o Questa.

MATLAB: Documentación | Ejemplos

Simulink: Documentación | Ejemplos

Generación de entornos UVM

Utilice ASIC Testbench para generar bancos de pruebas completos para un entorno UVM a partir de modelos de Simulink. Genere cuadros de mando, predictores y secuencias de UVM, e incorpórelos a bancos de pruebas de producción basados en Questa, Xcelium, VCS o el simulador Vivado.

Documentación | Ejemplos

Captura de datos de FPGA

Capture señales de alta velocidad a partir de diseños que se ejecuten en FPGA y cárguelas automáticamente en MATLAB para su visualización y análisis. Analice las señales en todo su diseño para verificar el comportamiento esperado o investigar anomalías.

Documentación | Ejemplos

AXI Manager

Acceda a la memoria interna desde MATLAB y Simulink a través de JTAG, Ethernet o PCI Express. Pruebe algoritmos de FPGA mediante acceso de lectura o escritura a registros AXI4 y transfiera archivos de imágenes o señales de gran tamaño entre MATLAB y Simulink y las ubicaciones de memoria interna.

Documentación | Ejemplos (AMD, Intel)

Diagrama que muestra la generación de un componente TLM, un banco de pruebas de componentes TLM, y vectores de prueba de un modelo de Simulink.

Generación de modelos en el nivel de transacción compatibles con SystemC TLM 2.0

Utilice ASIC Testbench para generar modelos de prototipos virtuales SystemC con interfaces TLM 2.0 para su uso en simulaciones de plataformas virtuales. Use un generador de TLM para generar archivos IP-XACT con información de asignación entre Simulink y los componentes TLM generados.

Documentación | Ejemplos

Recursos del producto:

Documentación Ejemplos Vídeos Requisitos Notas de la versión Herramientas y hardware de EDA compatibles

“Simulink nos permite reducir en un 50% el tiempo dedicado a crear bancos de pruebas, secuencias de pruebas y cuadros de mando de UVM manualmente, lo que nos deja más tiempo para centrarnos en innovaciones de vanguardia. Diseñamos ASIC para aplicaciones de automoción que utilizan un entorno UVM para la verificación de producción. MATLAB y Simulink han facilitado sustancialmente el desarrollo de algoritmos para estos dispositivos".
Khalid Chishti, Allegro MicroSystems

Vea más casos prácticos