HDL Verifier

Detecte errores en RTL y genere bancos de pruebas para ASIC o FPGA

HDL Verifier permite reutilizar un entorno de diseño en nivel de sistema dentro de un entorno de diseño HDL. Puede probar y verificar diseños RTL con respecto a modelos de referencia de alto nivel en MATLAB y Simulink, depurar diseños en simuladores o hardware, y generar bancos de pruebas e IP de verificación.

Con HDL Verifier, puede verificar diseños de FPGA, ASIC y SoC utilizando bancos de pruebas que se ejecutan en MATLAB y Simulink con diseños RTL que se ejecutan en un simulador de HDL. Puede reutilizar estos bancos de pruebas con placas de desarrollo FPGA de AMD^®, Altera^® y Microchip para verificar las implementaciones en hardware y monitorear señales internas para depurar los diseños. También puede generar componentes de UVM (Universal Verification Methodology) desde MATLAB y Simulink para utilizarlos en un entorno de verificación SystemVerilog. Todas estas prestaciones son compatibles con código HDL existente y código generado por HDL Coder.

Chip ASIC montado en una placa de circuito impreso.

Verificación de RTL en ASIC y FPGA

Verifique el código HDL con bancos de pruebas de MATLAB y Simulink mediante cosimulación con simuladores de Cadence^® Sinopsis^®, Siemens^® y AMD^®. Genere bancos de pruebas para entornos de verificación SystemVerilog.

Optimización de la verificación de RTL mediante la conexión con MATLAB (41:03)

Documentación | Ejemplos

Verificación basada en simulación

Verifique código HDL utilizando modelos de MATLAB y Simulink como bancos de pruebas. Incorpore código HDL existente en simulaciones de sistema mediante cosimulación con simuladores de HDL Xcelium™, VCS^®, Questa y Vivado.

Documentación | Ejemplos

Verificación asistida por hardware

Conecte un equipo host automáticamente a placas FPGA de AMD, Altera y Microchip para verificar la implementación utilizando bancos de pruebas de MATLAB y Simulink. Monitoree señales internas para depurar los diseños en hardware.

Documentación | Ejemplos

Diagrama de bloques de un modelo de señal mixta.

Diseño y verificación de señales mixtas

Para evaluar cómo un diseño bajo prueba interactúa con circuitos analógicos, cree modelos de comportamiento como sustitutos de la funcionalidad analógica generando código SystemVerilog DPI-C a partir de modelos analógicos o de señales mixtas de Simscape™, SerDes Toolbox™ o Mixed-Signal Blockset™.

Ejemplos (SerDes Toolbox, Mixed-Signal Blockset)

Diagrama que ilustra la generación del banco de pruebas SystemVerilog.

Generación de bancos de pruebas de RTL

Utilice ASIC Testbench para generar componentes de DPI de SystemVerilog a partir de funciones de MATLAB o subsistemas de Simulink para integrarlos en entornos de verificación funcional VCS, Xcelium, Questa y Vivado.

MATLAB: Documentación | Ejemplos

Simulink: Documentación | Ejemplos

Diagrama que ilustra la generación del banco de pruebas de Universal Verification Methodology.

Generación de entornos UVM

Utilice ASIC Testbench para generar bancos de pruebas de UVM completos para simuladores de HDL de MATLAB y Simulink. Genere bancos de pruebas completamente funcionales para el marco UVM (UVMF).

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Depuración en placas de desarrollo

Capture señales de alta velocidad a partir de diseños que se ejecutan en FPGA y cárguelas automáticamente en MATLAB para analizarlas. Utilice la app Logic Analyzer para explorar señales a lo largo del diseño durante la verificación del comportamiento esperado o la investigación de anomalías.

Documentación | Ejemplos

Diagrama que ilustra la generación de SystemC TLM 2.0.

Generación de modelos en nivel de transacción de SystemC TLM 2.0

Utilice ASIC Testbench para generar modelos de prototipos virtuales de SystemC con interfaces TLM 2.0 para emplearlos en simulaciones de plataformas virtuales. Utilice la generación de TLM para producir archivos IP-XACT con información de mapeo entre Simulink y los componentes TLM generados.

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