HDL Verifier

 

HDL Verifier

Prueba y verificación de Verilog y VHDL con simuladores de HDL y placas FPGA

Cosimulación de HDL

Verifique código HDL utilizando MATLAB o Simulink como banco de pruebas. Incorpore HDL existente en simulaciones de sistemas a través de cosimulación con simuladores de HDL tales como ModelSim y Questa de Siemens EDA, Cadence Xcelium y el simulador Xilinx Vivado.

Generación de un entorno UVM

Genere bancos de pruebas completos de la metodología de verificación universal (UVM) a partir de modelos de Simulink. Genere secuencias, cuadros de mando y predictores de UVM e incorpórelos a bancos de pruebas de producción.

Generación de SystemVerilog

Genere componentes DPI de SystemVerilog a partir de funciones de MATLAB o subsistemas de Simulink para utilizarlos en entornos de verificación funcional tales como Synopsys VCS®, Cadence Xcelium y ModelSim® o Questa® de Siemens EDA.

FPGA-in-the-loop

Utilice bancos de pruebas de MATLAB o Simulink para probar implementaciones de HDL ejecutadas en placas FPGA. Conecte un equipo host automáticamente a placas FPGA de Xilinx, Intel® y Microchip® a través de Ethernet, JTAG o PCI Express®.

Integración con generación de código HDL

Realice verificación automatizada de código HDL generado por HDL Coder™ desde la herramienta HDL Workflow Advisor utilizando cosimulación HDL o pruebas de FPGA-in-the-loop.

AXI Manager

Acceda a memorias internas desde MATLAB o Simulink a través de JTAG, Ethernet o PCI Express. Pruebe algoritmos de FPGA mediante acceso de lectura o escritura a registros AXI y transfiera archivos de señales o imágenes de gran tamaño entre MATLAB o Simulink y las ubicaciones de memoria interna.

Documentación | Ejemplos (Xilinx, Intel)

Captura de datos de FPGA

Capture señales de alta velocidad a partir de diseños que se ejecutan en FPGA y cárguelas automáticamente en MATLAB para su visualización y análisis. Analice las señales en todo su diseño para verificar el comportamiento esperado o investigar anomalías.

Generación de TLM

Genere modelos de prototipos virtuales SystemC con interfaces TLM 2.0 para su uso en simulaciones de plataformas virtuales.

“Simulink nos permite reducir en un 50% el tiempo dedicado a escribir bancos de pruebas, secuencias de pruebas y cuadros de mando de UVM manualmente, lo que nos deja más tiempo para centrarnos en la aplicación de innovaciones de vanguardia. Diseñamos ASIC para aplicaciones de automoción que utilizan UVM para la verificación de producción. Con MATLAB y Simulink, desarrollar los algoritmos para estos dispositivos se ha convertido en una tarea más simple y menos tediosa”.

Khalid Chishti, director de desarrollo de ASIC, Allegro MicroSystems