Simulink Design Verifier utiliza métodos formales para identificar errores de diseño ocultos en modelos. Detecta operaciones en modelos que generan errores en tiempo de ejecución y comportamientos no deseados, como desbordamiento de enteros, lógica inactiva, infracciones de acceso a arrays y división por cero. El análisis se distribuye entre los núcleos de CPU para acelerar los resultados en modelos complejos.
Simulink Design Verifier realiza verificación formal para demostrar que los diseños cumplen con los requisitos funcionales y no infringen los requisitos de seguridad. El análisis formal también verifica la coherencia y la cobertura total de los requisitos. Por cada error de diseño o infracción de requisitos, el software genera un caso de prueba de simulación para depuración.
Con Simulink Design Verifier puede generar vectores de prueba automáticamente para lograr cobertura de modelo y de código. Estos vectores someten el modelo a pruebas para alcanzar las métricas de cobertura de decisión, de condición y de condición/decisión modificada (MC/DC).
El soporte para estándares de la industria está disponible a través de IEC Certification Kit (for IEC 61508 and ISO 26262) y DO Qualification Kit (for DO-178 and DO-254).
Realice validación de requisitos
Compruebe la coherencia y la cobertura total de los requisitos modelados antes de implementar un diseño.
Detecte errores en tiempo de ejecución y de diagnóstico
Antes de ejecutar simulaciones, puede detectar posibles errores en tiempo de ejecución y problemas de modelado, como desbordamiento de enteros, división por cero y errores de array fuera de límites, valores desnormalizados y otros errores de punto flotante, así como errores de validez de datos. Utilice Defect Checker para realizar comprobaciones de errores rápidas, específicas e interactivas.
Detecte lógica inactiva
Detecte lógica de modelo que no se puede activar durante la simulación y ejecución de código generado. Esta lógica no se puede probar y suele indicar un error lógico. Revise los resultados del análisis e identifique las causas raíz probables para eliminar esta lógica inactiva antes de la implementación.
Analice deficiencias de cobertura de pruebas
Genere vectores de prueba automáticamente para complementar y ampliar casos de prueba existentes creados manualmente. Utilice los casos de prueba ampliados para resolver la cobertura incompleta de un modelo y la cobertura incompleta de código C/C++ llamado desde bloques de Simulink y gráficos de Stateflow.
Verifique requisitos de seguridad formales
Verifique si el diseño se comporta de acuerdo con los requisitos de seguridad definidos formalmente con MATLAB, Simulink y Stateflow.
Desarrolle casos de prueba basados en requisitos
Genere casos de prueba a partir de modelos de requisitos del sistema.
Realice pruebas consecutivas
Compare resultados de simulación de un modelo con resultados de simulaciones de SIL o PIL basadas en código generado para verificar la equivalencia o detectar discrepancias antes del despliegue.
Genere pruebas de cobertura de código
Genere vectores de prueba para ejecutar código generado en C/C++ y luego revise los resultados de cobertura para identificar deficiencias que tal vez la cobertura de modelo por sí sola no revele.
Recursos del producto:
“El diseño basado en modelos nos permitió analizar requisitos rápidamente, reutilizar diseños de productos anteriores y eliminar errores de codificación manual, así como reducir los tiempos de desarrollo y acortar los plazos para satisfacer las necesidades de nuestros clientes”.
Preguntas frecuentes sobre Simulink Design Verifier
Simulink Design Verifier utiliza métodos formales para identificar errores de diseño ocultos en modelos, verificar que los diseños cumplan los requisitos funcionales y generar casos de test para la cobertura del modelo y objetivos personalizados.
Detecta bloques que provocan desbordamiento de enteros, dead logic, violaciones de acceso a arreglos, división por cero, valores subnormales, errores de punto flotante y errores de validez de datos.
La dead logic se refiere a objetos en su modelo que no pueden activarse durante la simulación ni la ejecución del código generado. Simulink Design Verifier identifica estos componentes inactivos durante el análisis formal.
Genera automáticamente casos de test para llevar su modelo a cumplir objetivos de cobertura de condición, decisión, condición/decisión modificada (MCDC) y personalizados, y puede crear casos de test basados en requisitos a partir de modelos de requisitos del sistema.
Sí, puede verificar formalmente que su diseño se comporta de acuerdo con requisitos de seguridad definidos formalmente y expresados usando MATLAB, Simulink y Stateflow, y genera un caso de prueba de simulación para cada error de diseño o incumplimiento de requisitos para depuración.
Sí; el soporte para normas industriales está disponible a través de IEC Certification Kit para ISO 26262 e IEC 61508, y DO Qualification Kit para DO-178 y DO-254.
Analiza la cobertura de pruebas faltante y complementa los casos de test creados manualmente existentes para abordar la cobertura incompleta del modelo, así como la cobertura del código generado y del código C/C++ invocado desde bloques de Simulink y en diagramas de Stateflow.
Sí; puede comprobar los requisitos modelados usando la Requirements Table para verificar consistencia y completitud antes de que comience a implementar su diseño.
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