Stateflow
Modelice y simule lógica de decisión mediante máquinas de estado y diagramas de flujo
Stateflow® proporciona un lenguaje gráfico que incluye diagramas de transición de estado, diagramas de flujo, tablas de transición de estado y tablas de verdad. Stateflow se puede emplear para describir cómo reaccionan los algoritmos de MATLAB® y los modelos de Simulink® a las señales de entrada, los eventos y las condiciones basadas en el tiempo.
Stateflow permite diseñar y desarrollar control de supervisión, planificación de tareas, gestión de fallos, protocolos de comunicación, interfaces de usuario y sistemas híbridos.
Con Stateflow, podrá simular lógica de decisión combinatoria y secuencial que se puede simular como un bloque dentro de un modelo de Simulink o se puede ejecutar como un objeto en MATLAB. La animación gráfica permite analizar y depurar la lógica durante la ejecución. Las comprobaciones en tiempo de edición y en tiempo de ejecución garantizan que el diseño sea coherente y esté completo antes de la implementación.
Más información:
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Stateflow Onramp
Diseño gráfico de máquinas de estado
Represente los estados y las uniones conectadas por transiciones para crear máquinas de estado de forma gráfica. También se pueden crear funciones mediante la notación de diagramas de flujo, subsistemas de Simulink, código MATLAB y tablas de verdad.
Diagrama de Stateflow que define la lógica de un sistema de control de la temperatura de una caldera. En el diagrama se emplean funciones gráficas (parte derecha) para implementar los algoritmos de utilidad a los que llama el sistema de calefacción (parte izquierda).
Diseño de diagramas de flujo
Cree diagramas de flujo mediante el diseño de transiciones que se conectan en las uniones. Pattern Wizard permite crear patrones de flujo de lógica empleados con frecuencia. Los diagramas de flujo se pueden utilizar para diseñar la lógica de las transiciones entre estados.
Represente de forma gráfica la lógica combinatoria, como en el caso de los árboles de decisión y los lazos iterativos, mediante diagramas de flujo.
Diseño de lógica mediante tablas
Las tablas de verdad de Stateflow permiten modelizar la lógica en Simulink cuando la salida depende exclusivamente de la entrada actual. Las tablas de transición de estado proporcionan un entorno estructurado para modelizar máquinas de estado en Simulink.
Tabla de verdad que implementa la lógica para seleccionar una lectura de sensor válida en un algoritmo de detección de fallos.
Ejecución de diagramas de Stateflow
Visualice el comportamiento del sistema mediante animaciones de diagramas de estado a fin de resaltar los estados y las transiciones activos en los diagramas.
Depuración de diagramas de Stateflow
Las capacidades de depuración de Stateflow permiten avanzar paso a paso por la ejecución del diagrama de forma detallada. Cabe la posibilidad de establecer puntos de interrupción, supervisar valores de datos y avanzar por distintas funciones paso a paso en los diagramas de estado.
Opciones de visualización de datos de simulación en Stateflow. Arriba a la izquierda: Simulink Data Inspector para comparar señales específicas. Abajo a la izquierda: interfaz personalizada de MATLAB para analizar datos. Derecha: Simulink Signal Selector para comparar estados concretos.
Desarrollo de lógica reutilizable para aplicaciones de MATLAB
Utilice objetos de diagramas de Stateflow a fin de desarrollar lógica reutilizable para aplicaciones de MATLAB. Diseñe lógica de máquina de estado y temporización para una amplia gama de aplicaciones, tales como pruebas y mediciones, sistemas autónomos, procesamiento de señales y comunicaciones.
Objetos de diagramas reutilizables
Cree diagramas de Stateflow independientes que hacen uso de todas las capacidades del lenguaje MATLAB en acciones de estado y transición. Utilice estos diagramas como objetos de MATLAB en las aplicaciones que requieran lógica de máquina de estado y temporización.
Lógica de máquina de estado y temporización
Acelere el desarrollo de aplicaciones de MATLAB mediante el uso de Stateflow para diseñar de forma gráfica lógica de máquina de estado y temporización que podría resultar difícil de implementar textualmente.
Implementación de aplicaciones de Stateflow
Cree aplicaciones de MATLAB que incluyen objetos de diagramas de Stateflow y compártalas sin necesidad de usar Stateflow.
Comparta aplicaciones de MATLAB que incluyen objetos de diagramas de Stateflow con usuarios que no disponen de Stateflow.
Planificación periódica y continua
Es posible modelizar lógica condicional, basada en eventos y basada en el tiempo en Stateflow a fin de invocar algoritmos de Simulink de forma periódica o continua. Organice la ejecución de componentes para simular la planificación de su entorno en tiempo real.
Es posible modelizar lógica en Stateflow a fin de invocar algoritmos de Simulink y MATLAB de forma periódica o continua.
Operadores temporales
Utilice operadores basados en eventos y en tiempo (tales como after y duration) para especificar la lógica de transición de estado en función de recuentos de eventos, tiempo transcurrido y señales a las que se les ha eliminado el ruido sin tener que crear y mantener sus propios temporizadores y contadores.
Validación de diseños
Utilice Stateflow con otros productos de Simulink para validar su diseño con respecto a los requisitos.
- Los requisitos se pueden enlazar directamente a objetos de Stateflow mediante el método de arrastrar y colocar con Simulink Requirements™.
- Compruebe que los diagramas de estado se ajusten a los estándares gracias a Simulink Check™.
- Recopile métricas de cobertura del modelo y el código generado con Simulink Coverage™.
- Detecte errores de diseño y genere vectores de prueba mediante Simulink Design Verifier™.
- Desarrolle, gestione y ejecute pruebas basadas en simulaciones con Simulink Test™.
Resalte la lógica activa mediante Model Slicer.
Generación de código
Genere código para la implementación de su lógica de Stateflow en sistemas embebidos.
- Genere código C y C++ a partir de modelos de Simulink y Stateflow con Simulink Coder™.
- Genere código VHDL y Verilog para diseños de FPGAs y ASICs con HDL Coder™.
- Genere texto estructurado IEC 61131-3 para PLCs y PACs mediante Simulink PLC Coder™.
Generación de código para implementar lógica de Stateflow.
