Vision HDL Toolbox

 

Vision HDL Toolbox

Diseño de sistemas de procesamiento de imágenes, vídeo y visión artificial para FPGA y ASIC

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Vision HDL Toolbox™ proporciona algoritmos de streaming de píxeles para el diseño y la implementación de sistemas de visión en FPGA y ASIC. Proporciona un marco de diseño que soporta un conjunto diverso de tipos de interfaz, tamaños de fotogramas y velocidades de fotogramas. Los algoritmos de procesamiento de imágenes, vídeo y visión artificial de esta toolbox utilizan una arquitectura que se ajusta a las implementaciones de HDL.

Los algoritmos de esta toolbox están diseñados para generar código legible y sintetizable en VHDL® y Verilog® (con HDL Coder™). El código HDL generado está preparado para FPGA para tamaños de fotogramas de hasta 8k de resolución y para vídeo de alta velocidad de fotogramas (HFR).

Las prestaciones de la toolbox están disponibles como funciones de MATLAB®, System objects™, y bloques de Simulink®.

Más información:

¿Qué es Vision HDL Toolbox?.
El vídeo dura 1:43.
¿Qué es Vision HDL Toolbox?

Subsistemas de hardware de ejemplo

Empiece con los subsistemas de ejemplo que muestran técnicas de implementación de hardware para algoritmos de procesamiento de visión. Todos los ejemplos están listos para la generación de código Verilog o VHDL con HDL Coder.

Conducción autónoma

Comience a crear su sistema de conducción autónoma con subsistemas probados en hardware para detección de carriles, detección de baches y cálculo de disparidad en visión estéreo.

Detección de carriles
Detección de baches
Implementación en FPGA de disparidad en visión estéreo mediante la coincidencia de bloques semiglobal
Procesamiento de visión para FPGA, parte 3: diseño de hardware de un algoritmo de detección de carriles.
El vídeo dura 5:22.
Procesamiento de visión para FPGA, parte 3: diseño de hardware de un algoritmo de detección de carriles

Detección de características

Descubra cómo implementar técnicas de detección de características con hardware de streaming a fin de desarrollar aplicaciones de vigilancia, seguimiento de objetos, inspección industrial, etc.

Detección de esquinas de Harris
Detección de esquinas con FAST
Diseño de sistemas de detección de esquinas con Vision HDL Toolbox.
El vídeo dura 7:28.
Diseño de sistemas de detección de esquinas con Vision HDL Toolbox

Pipeline de cámara

Inicie el desarrollo de hardware de acondicionamiento de imágenes utilizando ejemplos de eliminación de ruido, corrección de gamma e implementaciones de histogramas.

Eliminación de ruido y aumento de la nitidez de imágenes
Corrección gamma
Ecualización de histogramas
Acondicionamiento de imágenes para una aplicación de FPGA de detección de bordes.

Acondicionamiento de imágenes para una aplicación de FPGA de detección de bordes.

Bloques IP de procesamiento de visión

Los bloques de propiedad intelectual (IP) de Vision HDL Toolbox proporcionan implementaciones de hardware eficientes para algoritmos de streaming que requieren cálculos intensivos y que se suelen implementar en hardware, permitiendo acelerar el diseño de subsistemas de procesamiento de imagen y vídeo.

Procesamiento de visión acelerado por hardware

Modele y simule implementaciones de hardware eficientes de algoritmos de procesamiento de visión, tales como conversiones, filtrado, morfología y estadísticas. A continuación, use HDL Coder para generar RTL Verilog o VHDL sintetizable.

Diseño de algoritmos optimizados para HDL: bloques
Eliminación de ruido y aumento de la nitidez de imágenes
Bloque de detección de bordes para HDL y sus parámetros configurables.

Bloque de detección de bordes para HDL y sus parámetros configurables.    

Procesamiento de varios píxeles por reloj

Procese vídeo de 4k, 8k o de alta velocidad de fotogramas a velocidades de reloj de FPGA mediante la especificación de secuencias paralelas de 4 u 8 píxeles. La implementación de hardware subyacente se actualiza automáticamente para soportar la simulación y la generación de código con el paralelismo especificado.

Filtrado de secuencias de vídeo multipíxel
Procesamiento compatible con múltiples píxeles por ciclo de reloj con Vision HDL Toolbox (3:02)
Diseño de aplicaciones de FPGA compatibles con múltiples píxeles por ciclo de reloj (5:15)
Especificación del procesamiento de hasta 8 píxeles en paralelo. 

Especificación del procesamiento de hasta 8 píxeles en paralelo.

Gestión de datos de hardware integrado

Utilice bloques de Vision HDL Toolbox para gestionar automáticamente datos de entrada de streaming, tales como señales de control, ventanas de región de interés (ROI) y buffers de líneas. Use HDL Coder a fin de generar RTL Verilog o VHDL para la funcionalidad de control que modele y simule.

Interfaz de píxeles de streaming
Almacenamiento en buffer de datos por ráfagas mediante el bloque Pixel Stream FIFO
Almacenamiento en buffer automático de filas a fin de crear una ventana de ROI para la detección de bordes.

Almacenamiento en buffer automático de filas para crear una ventana de ROI para la detección de bordes.

Verificación mediante algoritmos basados en fotogramas

Conecte bancos de pruebas y algoritmos basados en fotogramas a implementaciones de hardware de streaming para disfrutar de una verificación eficiente.

Conversión entre fotogramas y píxeles

Convierta vídeo con la máxima frecuencia de imagen en un streaming de píxeles con señales de control para el procesamiento en hardware. A continuación, se puede convertir la salida de hardware de streaming en fotogramas para la verificación con respecto al algoritmo de referencia.

Interfaz de píxeles de streaming
Integración de bloques de Vision HDL en un sistema de conexión de cámara
Bloque Frame To Pixels para convertir fotogramas de imagen en un streaming de píxeles con señales de control para el procesamiento en hardware.

Bloque Frame To Pixels para convertir fotogramas de imagen en un streaming de píxeles con señales de control para el procesamiento en hardware.

Ejemplos y plantillas de verificación de MATLAB y Simulink

Aprenda a utilizar los algoritmos y las pruebas de Image Processing Toolbox™ y Computer Vision Toolbox™ para verificar su implementación de hardware.

Flujo de trabajo de modelado de un algoritmo de visión de MATLAB a una plataforma hardware de Simulink
Diseño de algoritmos de procesamiento de vídeo para HDL en Simulink
Verificación de una implementación de hardware de streaming mediante un algoritmo basado en fotogramas.

Verificación de una implementación de hardware de streaming mediante un algoritmo basado en fotogramas.

Cosimulación de HDL y FPGA

Utilice HDL Verifier™ para verificar el subsistema de hardware mediante la simulación RTL o en un kit de desarrollo de FPGA conectado a su entorno de pruebas de MATLAB o Simulink.

MATLAB as AXI Master con placas de SoC Zynq y FPGA de Xilinx (5:40)
HDL Verifier soporta la verificación FPGA-in-the-loop mediante placas de FPGA Xilinx, Intel y Microsemi.

HDL Verifier soporta la verificación FPGA-in-the-loop mediante placas de FPGA Xilinx, Intel y Microsemi.

Despliegue en FPGA, ASIC y SoC

Implemente con facilidad su aplicación de procesamiento de visión en hardware de FPGA para realizar pruebas con entradas de vídeo en tiempo real y reutilice los mismos modelos para el despliegue en producción.

Plataforma de prototipado con entrada de vídeo en tiempo real

Prototipe su aplicación de procesamiento de visión mediante la descarga del paquete de soporte de Vision HDL Toolbox para hardware basado en Xilinx® Zynq® y el uso de HDL Coder y Embedded Coder® para generar código a partir de su implementación de MATLAB o Simulink.

Orientación de un diseño de sistema de detección de esquinas a hardware de FPGA (5:36)
Flujo de datos de vídeo de Zynq
Prototipe su diseño en hardware de FPGA con entrada de vídeo en tiempo real.

Prototipe su diseño en hardware de FPGA con entrada de vídeo en tiempo real.    

Despliegue en producción

Use HDL Coder para generar interfaces RTL y AXI independientes de la plataforma y de alta calidad a partir de sus modelos de subsistemas de hardware.

Renesas diseña e implementa un IP core para procesamiento de imágenes en ASIC con el diseño basado en modelos
Procesamiento de visión para FPGA, parte 4: orientación de un diseño de sistema de detección de carril a un dispositivo Xilinx Zynq (4:58)
Primeros pasos con la interfaz de vídeo AXI4-Stream en un flujo de trabajo de Zynq
Generación de código con interfaces de interconexión de SoC.

Generación de código con interfaces de interconexión de SoC.

Procesamiento de visión para FPGA

Vea esta serie de vídeos de cinco partes en la que se presentan los conceptos clave y el flujo de trabajo destinado a implementar aplicaciones de visión en FPGA para el prototipado y la producción.

Más información (5 vídeos)

Recursos del producto:

Documentación Funciones Bloques Artículos técnicos Casos prácticos Requisitos del sistema Notas de la versión Vídeos y webinars Ejemplos
Procesamiento de visión para FPGA

Procesamiento de visión para FPGA

Vea esta serie de vídeos de cinco partes en la que se presentan los conceptos clave y el flujo de trabajo a fin de implementar aplicaciones de visión en FPGA para el prototipado y la producción.

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