Vision HDL Toolbox
Diseño de sistemas de procesamiento de imágenes, vídeo y visión artificial para FPGA y ASIC
Vision HDL Toolbox™ provides pixel-streaming algorithms for the design and implementation of vision systems on FPGAs and ASICs. It provides a design framework that supports a diverse set of interface types, frame sizes, and frame rates. The image processing, video, and computer vision algorithms in the toolbox use an architecture appropriate for HDL implementations.
The toolbox algorithms are designed to generate readable, synthesizable code in VHDL® and Verilog® (with HDL Coder™). The generated HDL code is FPGA-proven for frame sizes up to 8k resolution and for high frame rate (HFR) video.
Toolbox capabilities are available as MATLAB® functions, System objects™, and Simulink® blocks.
Más información:
Conducción autónoma
Comience a crear su sistema de conducción autónoma con subsistemas probados en hardware para detección de carriles, detección de baches y cálculo de disparidad en visión estéreo.
Detección de características
Descubra cómo implementar técnicas de detección de características con hardware de streaming a fin de desarrollar aplicaciones de vigilancia, seguimiento de objetos, inspección industrial, etc.
Pipeline de cámara
Inicie el desarrollo de hardware de acondicionamiento de imágenes utilizando ejemplos de eliminación de ruido, corrección de gamma e implementaciones de histogramas.
Acondicionamiento de imágenes para una aplicación de FPGA de detección de bordes.
Bloques IP de procesamiento de visión
Los bloques de propiedad intelectual (IP) de Vision HDL Toolbox proporcionan implementaciones de hardware eficientes para algoritmos de streaming que requieren cálculos intensivos y que se suelen implementar en hardware, permitiendo acelerar el diseño de subsistemas de procesamiento de imagen y vídeo.
Procesamiento de visión acelerado por hardware
Modele y simule implementaciones de hardware eficientes de algoritmos de procesamiento de visión, tales como conversiones, filtrado, morfología y estadísticas. A continuación, use HDL Coder para generar RTL Verilog o VHDL sintetizable.
Bloque de detección de bordes para HDL y sus parámetros configurables.
Procesamiento de varios píxeles por reloj
Procese vídeo de 4k, 8k o de alta velocidad de fotogramas a velocidades de reloj de FPGA mediante la especificación de secuencias paralelas de 4 u 8 píxeles. La implementación de hardware subyacente se actualiza automáticamente para soportar la simulación y la generación de código con el paralelismo especificado.
Especificación del procesamiento de hasta 8 píxeles en paralelo.
Gestión de datos de hardware integrado
Utilice bloques de Vision HDL Toolbox para gestionar automáticamente datos de entrada de streaming, tales como señales de control, ventanas de región de interés (ROI) y buffers de líneas. Use HDL Coder a fin de generar RTL Verilog o VHDL para la funcionalidad de control que modele y simule.
Almacenamiento en buffer automático de filas para crear una ventana de ROI para la detección de bordes.
Conversión entre fotogramas y píxeles
Convierta vídeo con la máxima frecuencia de imagen en un streaming de píxeles con señales de control para el procesamiento en hardware. A continuación, se puede convertir la salida de hardware de streaming en fotogramas para la verificación con respecto al algoritmo de referencia.
Bloque Frame To Pixels para convertir fotogramas de imagen en un streaming de píxeles con señales de control para el procesamiento en hardware.
Ejemplos y plantillas de verificación de MATLAB y Simulink
Aprenda a utilizar los algoritmos y las pruebas de Image Processing Toolbox™ y Computer Vision Toolbox™ para verificar su implementación de hardware.
Verificación de una implementación de hardware de streaming mediante un algoritmo basado en fotogramas.
Cosimulación de HDL y FPGA
Utilice HDL Verifier™ para verificar el subsistema de hardware mediante la simulación RTL o en un kit de desarrollo de FPGA conectado a su entorno de pruebas de MATLAB o Simulink.
HDL Verifier soporta la verificación FPGA-in-the-loop mediante placas de FPGA Xilinx, Intel y Microsemi.
Plataforma de prototipado con entrada de vídeo en tiempo real
Prototipe su aplicación de procesamiento de visión mediante la descarga del paquete de soporte de Vision HDL Toolbox para hardware basado en Xilinx® Zynq® y el uso de HDL Coder y Embedded Coder® para generar código a partir de su implementación de MATLAB o Simulink.
Prototipe su diseño en hardware de FPGA con entrada de vídeo en tiempo real.
Despliegue en producción
Use HDL Coder para generar interfaces RTL y AXI independientes de la plataforma y de alta calidad a partir de sus modelos de subsistemas de hardware.
Generación de código con interfaces de interconexión de SoC.
Procesamiento de visión para FPGA
Vea esta serie de vídeos de cinco partes en la que se presentan los conceptos clave y el flujo de trabajo destinado a implementar aplicaciones de visión en FPGA para el prototipado y la producción.
Procesamiento de visión para FPGA
Vea esta serie de vídeos de cinco partes en la que se presentan los conceptos clave y el flujo de trabajo a fin de implementar aplicaciones de visión en FPGA para el prototipado y la producción.
