Vision HDL Toolbox
Diseño de sistemas de procesamiento de imágenes, vídeo y visión artificial para FPGAs y ASICs
Vision HDL Toolbox™ proporciona algoritmos de streaming de píxeles para el diseño y la implementación de sistemas de visión en FPGAs y ASICs. Ofrece un marco de diseño que soporta un conjunto diverso de tipos de interfaz, tamaños de cuadros y velocidades de cuadros, incluido el vídeo de alta definición (1080p). Los algoritmos de procesamiento de imágenes, vídeo y visión artificial de esta toolbox utilizan una arquitectura que se ajusta a las implementaciones de HDL.
Los algoritmos de la toolbox están diseñados para generar código legible y sintetizable en VHDL® y Verilog® (con HDL Coder™). El código HDL generado puede procesar 1080p60 en tiempo real.
Las capacidades de la toolbox están disponibles a modo de MATLAB® System objects™ y bloques de Simulink®.
Subsistemas de hardware de ejemplo
Empiece con los subsistemas de ejemplo que muestran técnicas de implementación de hardware para algoritmos de procesamiento de visión. Todos están listos para generar Verilog o VHDL mediante HDL Coder.
Conducción autónoma
Comience a crear su sistema de conducción autónoma con subsistemas probados en hardware para detección de carriles, detección de baches y cálculo de disparidad en visión estéreo.
Detección de características
Descubra cómo implementar técnicas de detección de características con hardware de streaming a fin de desarrollar aplicaciones de vigilancia, seguimiento de objetos, inspección industrial, etc.
Pipeline de cámara
Empiece a crear su propio hardware de acondicionamiento de imágenes mediante ejemplos de eliminación de ruido, corrección gamma e implementaciones de histograma.
Acondicionamiento de imágenes para una aplicación de FPGA de detección de bordes.
Bloques IP de procesamiento de visión
Los bloques de propiedad intelectual (IP) de Vision HDL Toolbox proporcionan implementaciones de hardware eficientes para algoritmos de streaming que requieren cálculos intensivos y que se suelen implementar en hardware, permitiendo acelerar el diseño de subsistemas de procesamiento de imágenes y vídeo.
Procesamiento de visión acelerado por hardware
Modele y simule implementaciones de hardware eficientes de algoritmos de procesamiento de visión, tales como conversiones, filtrado, morfología y estadísticas. A continuación, use HDL Coder para generar RTL Verilog o VHDL sintetizable.
Bloque de detección de bordes para HDL y sus parámetros configurables.
Gestión de datos de hardware integrado
Utilice bloques de Vision HDL Toolbox para gestionar automáticamente datos de entrada de streaming, tales como señales de control, ventanas de región de interés (ROI) y buffers de líneas. Use HDL Coder a fin de generar RTL Verilog o VHDL para la funcionalidad de control que modele y simule.
Almacenamiento en buffer automático de filas a fin de crear una ventana de ROI para la detección de bordes.
Utilidades de implementación de hardware
Cree su propia funcionalidad de gestión de datos de hardware con bloques de utilidad tales como buffers de líneas, selectores de región de interés (ROI), FIFOs y alineadores de streaming de píxeles, y creadores de bus de señales de control.
Sincronización de dos streams de píxeles para mezcla alfa.
Verificación mediante algoritmos basados en cuadros
Conecte test benches y algoritmos basados en cuadros a implementaciones de hardware de streaming para disfrutar de una verificación eficiente.
Conversión entre cuadros y píxeles
Convierta vídeo con la máxima frecuencia de imagen en un streaming de píxeles con señales de control para el procesamiento en hardware. A continuación, se puede convertir la salida de hardware de streaming en cuadros para la verificación con respecto al algoritmo de referencia.
Bloque Frame To Pixels para convertir cuadros de imagen en un streaming de píxeles con señales de control para el procesamiento en hardware.
Ejemplos y plantillas de verificación de MATLAB y Simulink
Aprenda a utilizar los algoritmos y las pruebas de Image Processing Toolbox y Computer Vision Toolbox para verificar su implementación de hardware.
Verificación de una implementación de hardware de streaming mediante un algoritmo basado en cuadros.
Cosimulación de HDL y FPGA
Utilice HDL Verifier™ para verificar el subsistema de hardware mediante la simulación RTL o en un kit de desarrollo de FPGAs conectado a su entorno de pruebas de MATLAB o Simulink.
HDL Verifier soporta la verificación FPGA-in-the-loop mediante placas de FPGA Xilinx®, Intel® y Microsemi®.
Implementación en FPGAs, ASICs y SoCs
Implemente con facilidad su aplicación de procesamiento de visión en hardware de FPGA para realizar pruebas con entradas de vídeo en tiempo real y reutilice los mismos modelos para la implementación en producción.
Plataforma de prototipado con entrada de vídeo en tiempo real
Prototipe su aplicación de procesamiento de visión mediante la descarga del paquete de soporte de Computer Vision Toolbox™ para hardware basado en Xilinx® Zynq® y el uso de HDL Coder y Embedded Coder® para generar código a partir de su implementación de MATLAB o Simulink.
Prototipe su diseño en hardware de FPGA con entrada de vídeo en tiempo real.
Despliegue en producción
Use HDL Coder para generar interfaces RTL y AXI independientes de la plataforma y de alta calidad a partir de sus modelos de subsistemas de hardware.
Generación de código con interfaces de interconexión de SoCs.
Funcionalidades más recientes
Ejemplo de pirámide de imagen
Genere streams de píxeles con otro tamaño a partir de un stream de píxeles de entrada.
Ejemplo de detección de esquinas con FAST
Detecte las esquinas mediante el algoritmo FAST (Features from Accelerated Segment Test)
Consulte las notas de la versión para obtener detalles sobre estas características y las funciones correspondientes.
Procesamiento de visión para FPGAs
Vea esta serie de vídeos de cinco partes en la que se presentan los conceptos clave y el flujo de trabajo a fin de implementar aplicaciones de visión en FPGAs para el prototipado y la producción.
