Deep Learning HDL Toolbox ofrece funciones y herramientas para prototipado e implementación de redes de Deep Learning en FPGA y SoC. Proporciona secuencias de bits predefinidas para ejecutar redes de Deep Learning en FPGA y SoC compatibles con SoC Blockset (for AMD) y HDL Coder para dispositivos Altera. Las herramientas de perfilado y estimación permiten personalizar una red de Deep Learning explorando tradeoffs de diseño, rendimiento y utilización de recursos.
Puede utilizar esta toolbox para personalizar la implementación en hardware de una red de Deep Learning. Además, puede generar código Verilog®, SystemVerilog y VHDL® portable y sintetizable para su despliegue en cualquier dispositivo FPGA o SoC con HDL Coder y Simulink.
Realice inferencia de redes basada en FPGA
Utilice un procesador de Deep Learning programable que incorpora capas genéricas de Deep Learning controladas por lógica de planificación para realizar inferencia de redes basada en FPGA con Deep Learning Toolbox.
Compile y despliegue redes
Compile una red de Deep Learning en un conjunto de instrucciones que el procesador de Deep Learning deberá ejecutar. Despliegue una red en FPGA y ejecute predicciones mientras captura métricas de rendimiento reales en un dispositivo.
Comience por secuencias de bits de FPGA predefinidas
Realice prototipado rápido de redes de memoria a corto-largo plazo (LSTM) utilizando las secuencias de bits predefinidas disponibles. Personalice las configuraciones de secuencias de bits para cumplir con los requisitos de utilización de recursos.
Despliegue redes en FPGA
Utilice Deep Learning Toolbox para desarrollar redes RNN y CNN o importar una red. Luego, utilice la función deploy para programar FPGA AMD con SoC Blockset o FPGA Altera.
Ejecute inferencia basada en FPGA en aplicaciones de MATLAB
Ejecute una aplicación completa en MATLAB, incluyendo el banco de pruebas, los algoritmos de preprocesamiento y posprocesamiento, y la inferencia de Deep Learning basada en FPGA. Una sola función, predict, realiza la inferencia en la FPGA y devuelve los resultados en el área de trabajo de MATLAB.
Perfile la inferencia en FPGA y optimice diseños de redes
Utilice métricas de perfil para ajustar la configuración de una red midiendo la latencia en nivel de capa mientras ejecuta predicciones en la FPGA para identificar cuellos de botella de rendimiento.
Comprima redes para despliegue en FPGA
Reduzca el uso de recursos comprimiendo la red de Deep Learning con cuantización y poda. Analice los tradeoffs entre precisión y utilización de recursos con el paquete de soporte Deep Learning Toolbox Model Compression Library.
Personalice la configuración del procesador de Deep Learning
Especifique las opciones de arquitectura de hardware para implementar el procesador de Deep Learning, como el número de subprocesos paralelos o el tamaño máximo de una capa.
Genere RTL sintetizable y núcleos IP
Utilice HDL Coder para generar RTL sintetizable desde el procesador de Deep Learning. Genere núcleos IP con interfaces AXI estándar para su integración en diseños de SoC de AMD y Altera.
