En este webinar mostramos cómo los ingenieros pueden crear un flujo de diseño coherente para el diseño de señal mixta. Lo ilustramos mediante demostraciones y casos de estudio de la industria.
Utilice Mixed-Signal Blockset para modelar un PLL comercial de número entero listo para usar con un preescalador de módulo dual que funciona al rededor de los 4 GHz. Verifique el rendimiento del PLL, incluido el ruido de fase, el tiempo de cierre y la frecuencia de funcionamiento.
Allegro Microsystems explica cómo aprovechan MATLAB y Simulink para el prototipado rápido, la agilización de la verificación basada en UVM y la generación automática de código RTL para circuitos integrados de sensores de señal mixta.
Mixed-Signal Blockset™ proporcionan modelos y ejemplos adicionales de sistemas habituales, tales como PLLs, ADCs, SerDes y SMPS, que destacan la integración analógica/digital.
En este ejemplo se muestra cómo personalizar un ADC flash mediante la adición de la probabilidad de metaestabilidad como una deficiencia y cómo medir dicha deficiencia.
Diseñe sistemas mecatrónicos mediante Simscape Electrical. Un actuador electromecánico y un vehículo eléctrico híbrido muestran el valor de la simulación en un proceso de diseño.
Convierta un modelo de actuador mecatrónico en código C y realice simulaciones en una configuración de tipo hardware-in-the-loop. Los parámetros de Simscape se ajustan en la plataforma hardware de tiempo real.
En este ejemplo se muestra cómo un ADC (convertidor analógico-digital) sigma-delta utiliza la modulación sigma-delta para convertir una señal de entrada analógica en una señal de salida digital.
Este curso de un día se centra en la modelización de sistemas en varios dominios físicos y su combinación en un sistema multidominio en el entorno de Simulink mediante Simscape™.
Formación de pago
Fase 3: Diseño digital con generación de código HDL
Vea esta guía en vídeo de cinco partes para obtener información sobre el diseño FPGA con MATLAB. Descubra los factores clave que se deben tener en cuenta cuando un algoritmo de procesamiento de señales se implementa en hardware FPGA o ASIC.
Genere código VHDL o Verilog sintetizable e independiente de la plataforma directamente a partir de modelos en punto flotante de precisión simple, doble o media.
Pruebe y verifique diseños para FPGA, ASIC y SoC con HDL Verifier. Verifique RTL con bancos de pruebas en MATLAB o Simulink utilizando cosimulación con simuladores de HDL. Utilice estos bancos de pruebas con placas de desarrollo para verificar las implementaciones de HDL en el hardware.
Las simulaciones de PLLs suelen ser lentas, lo que alarga el plazo de desarrollo de los proyectos. Para acelerar el diseño de PLLs, los ingenieros utilizan herramientas de MathWorks. Estas herramientas modelan la realimentación de manera eficiente, permiten simular conjuntamente componentes analógicos y digitales, y tienen
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