ASICs y SoCs
Modelado, verificación y programación de sus algoritmos en ASICs
Los expertos en FPGAs y los ingenieros hardware utilizan MATLAB® y Simulink® para prototipar y llevar a cabo diseño ASIC para producción. Con MATLAB y Simulink podrá:
- Perfeccionar algoritmos para el hardware de ASICs a fin de eliminar la falta de comunicación de especificaciones
- Simular el comportamiento de un system-on-chip con un alto nivel de abstracción
- Iniciar la verificación antes mediante la reutilización de casos de pruebas y modelos a nivel de sistema
- Generar RTL con calidad de producción
“El entorno de Simulink es ideal para la exploración de la arquitectura a nivel de sistema. Las simulaciones son 200 veces más rápidas que con nuestro flujo de trabajo anterior, y los modelos de Simulink se pueden convertir fácilmente a código C y HDL, lo cual permite una gran escalabilidad y capacidad de reutilización.”
Ken Chen, Faraday
Uso de MATLAB con ASICs y SoCs
Modelado para diseño ASIC
Agregue arquitectura hardware (8:13) a su algoritmo digital. Esto incluye cuantificación en punto fijo (30:34), lo cual permite utilizar los recursos de forma más eficiente, y generación de código en punto flotante nativo (8:55), lo cual permite el prototipado en FPGAs de forma más fácil. Reutilice sus pruebas y algoritmos de referencia para simular cada una de las mejoras sucesivas.
HDL Coder™ genera VHDL o Verilog sintetizable directamente desde bloques Simulink y MATLAB, así como diagramas de Stateflow®, compatibles con HDL. Es posible generar código desde el mismo modelo para Prototipado de FPGAs (20:51) e implementación en producción de forma temprana. Este enfoque aporta agilidad y capacidad de reutilización al diseño hardware y el flujo de verificación.
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Simulación de comportamiento de System-on-Chip
Modele la funcionalidad digital, analógica y de software en conjunto con un alto nivel de abstracción a fin de identificar y eliminar los errores y los problemas de rendimiento a nivel de sistema antes de la implementación. Simule la memoria y la conectividad, tanto interna como externa, así como los efectos de la planificación y del SO, mediante SoC Blockset™.
Cree y automatice casos de pruebas a nivel de sistema mediante Simulink Test™ y emplee Simulink Coverage™ para generar informes de métricas a fin de satisfacer sus requisitos.
Verifique continuamente el SoC a medida que perfecciona los subsistemas, garantizando la equivalencia y la compatibilidad a nivel de SoC en todo el proyecto.
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Inicio temprano de la verificación
HDL Verifier™ reutiliza los entornos de prueba de MATLAB y Simulink para verificar diseño FPGA.
Gracias a la cosimulación (5:35), es posible ejecutar automáticamente test benchs de MATLAB o Simulink conectados con el diseño en Verilog o VHDL ejecutándose en un simulador de Mentor Graphics o Cadence Design Systems.
Exporte modelos analógicos o digitales como componentes SystemVerilog DPI (5:19) para su uso como modelos de referencia, estímulos o modelos de simulación rápida en simuladores SystemVerilog de Synopsys, Cadence Design Systems o Mentor Graphics.
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Diseño ASIC para producción
Los expertos y los ingenieros hardware utilizan MATLAB y Simulink para colaborar en el diseño de FPGAs y SoC de producción para aplicaciones inalámbricas, de procesamiento de imágenes/vídeos, control de motores y potencia (24:20) y críticas para la seguridad.
Explore una amplia gama de opciones de arquitectura y, posteriormente, utilice optimizaciones (49:42) de síntesis de alto nivel de HDL Coder para satisfacer sus objetivos de implementación. Genere automáticamente RTL legible que se puede trazar hasta el modelo y los requisitos. Junto con el RTL conforme con las reglas de diseño sintetizable, HDL Coder genera diversas interfaces AXI4 para la integración fácil en su SoC.
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